Alexander.i:

; Название: BIT-Cup 2015 (1 part)
; Введение: Данный тест позволит вам проверить знания в VHDL
; Режим: TUTOR
; Число вопросов: 20
; Переставлять вопросы: да
; Переставлять ответы: да
; Процент завершения: 95
; Мин. попыток слишком простых вопросов: 10

=== Вопрос: Задание 1 ===
Функционал какого цифрового блока описан следующим VHDL-кодом:
<source lang="vhdl">
library ieee;
use ieee.std_logic_1164.all;

entity dev is
port(
a : in std_logic;
b : in std_logic;
q : out std_logic
);
end dev;

architecture behavioral of dev is
begin
process( a,b )
begin
if a='1' then
if b='1' then
q <= '1';
else
q <= '0';
end if;
else
q <= '0';
end if;
end process;
end behavioral;
</source>

==== Ответы ====
* Правильный ответ: 2-входовой элемент AND
* Асинхронный D-триггер с разрешением
* Цифровой буфер с разрешением
* 2-входовой элемент NXOR
* 2-входовой элемент OR

=== Вопрос: Задание 2 ===
Функционал какого цифрового блока описан следующим VHDL-кодом:
<source lang="vhdl">
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

entity dev is
port(
a : in std_logic;
b : in std_logic;
q : out std_logic
);
end dev;

architecture behavioral of dev is
constant s : std_logic_vector( 3 downto 0 ) := "1001";
signal c : std_logic_vector( 1 downto 0 );
begin
c <= a & b;
q <= s( conv_integer( c ) );
end behavioral;
</source>

==== Ответы ====
* 4-разрядный регистр хранения
* 4-разрядный регистр сдвига
* Правильный ответ: 4-битное асинхронное ПЗУ
* 2-входовой элемент NOR
* Правильный ответ: 2-входовой элемент NXOR

=== Вопрос: Задание 3 ===
Какая схема является результатом синтеза следующего VHDL-описания:
<source lang="vhdl">
library ieee;
use ieee.std_logic_1164.all;

entity dev is
port(
a : in std_logic;
b : in std_logic;
q : out std_logic
);
end dev;

architecture behavioral of dev is
signal s : std_logic;
begin
s <= a when b='0' else '1';
q <= s when b='1' else 'Z';
end behavioral;
</source>

<gallery>
Файл:03_02.png|Схема 1
Файл:03_03.png|Схема 2
Файл:03_04.png|Схема 3
Файл:03_05.png|Схема 4
</gallery>

==== Ответы ====
* Описание является несинтезируемым
* Схема 1
* Схема 2
* Правильный ответ: Схема 3
* Схема 4

=== Вопрос: Задание 4 ===
Функционал какого цифрового блока описан следующим VHDL-кодом:
<source lang="vhdl">
library ieee;
use ieee.std_logic_1164.all;

entity dev is
port(
a : in std_logic;
b : in std_logic;
c : in std_logic;
q : out std_logic
);
end dev;

architecture behavioral of dev is
signal s : std_logic;
begin
process(a,b,c)
begin
if rising_edge( a ) then
if ( b = '1' ) then
s <= c;
end if;
else
s <= '0';
end if;
end process;
q <= s;
end behavioral;
</source>

==== Ответы ====
* Правильный ответ: Описание является несинтезируемым
* Синхронный D-триггер с разрешением
* Синхронный D-триггер с асинхронным сбросом
* Асинхронный D-триггер с синхронным сбросом
* Синхронный D-триггер с синхронным сбросом

=== Вопрос: Задание 5 ===
Какая схема будет является результатом синтеза следующего VHDL-описания:
<source lang="vhdl">
library ieee;
use ieee.std_logic_1164.all;

entity dev is
port(
a : in std_logic;
b : in std_logic;
c : in std_logic;
d : in std_logic_vector( 1 downto 0 );
q : out std_logic
);
end dev;

architecture behavioral of dev is
begin
process(a,b,c,d)
begin
if d="00" then
q <= a;
elsif d="01" then
q <= b;
elsif d="10" then
q <= c;
end if;
end process;
end behavioral;
</source>

<gallery>
Файл:05_02.png|Схема 1
Файл:05_03.png|Схема 2
Файл:05_04.png|Схема 3
Файл:05_05.png|Схема 4
</gallery>

==== Ответы ====
* Описание является несинтезируемым
* Схема 1
* Схема 2
* Правильный ответ: Схема 4
* Схема 3

=== Вопрос: Задание 6 ===
Какая схема является результатом синтеза следующего VHDL-описания:
<source lang="vhdl">
library ieee;
use ieee.std_logic_1164.all;

entity dev is
port(
a : in std_logic;
b : in std_logic;
c : in std_logic;
q : out std_logic
);
end dev;

architecture behavioral of dev is
signal s : std_logic_vector( 4 downto 0 );
begin
sch: for i in 4 downto 1 generate
s( i-1 ) <= ( s( i ) and c ) when ( rising_edge( a ) );
end generate;
s( 4 ) <= b;
q <= s( 0 );
end behavioral;
</source>

<gallery>
Файл:06_02.png|Схема 1
Файл:06_03.png|Схема 2
Файл:06_04.png|Схема 3
Файл:06_05.png|Схема 4
</gallery>

==== Ответы ====
* Описание является несинтезируемым
* Схема 1
* Правильный ответ: Схема 2
* Схема 3
* Схема 4

=== Вопрос: Задание 7 ===
Функционал какого цифрового блока описан следующим VHDL-кодом:
<source lang="vhdl">
library ieee;
use ieee.std_logic_1164.all;

entity dev is
port(
a,b,c,d : in std_logic;
q : out std_logic
);
end dev;

architecture behavioral of dev is
signal s : std_logic;
begin
process( a,b,c,d,s )
begin
if ( d = '1' ) then
s <= '0';
elsif falling_edge( a ) then
if ( b = '1' ) then
if ( c = '1' ) then
s <= not s;
else
s <= '1';
end if;
elsif ( c = '1' ) then
s <= '0';
end if;
end if;
end process;
q <= s;
end behavioral;
</source>

==== Ответы ====
* Правильный ответ: JK-триггер, управляемый спадом сигнала синхронизации с асинхронным сбросом
* RS-триггер, управляемый фронтом сигнала синхронизации, с асинхронным сбросом
* T-триггер, управляемый спадом сигнала синхронизации с асинхронным сбросом
* Описание является несинтезируемым
* D-триггер, управляемый спадом сигнала синхронизации с синхронным сбросом

=== Вопрос: Задание 8 ===
Функционал какого цифрового блока описан следующим VHDL-кодом:
<source lang="vhdl">
entity dev is
port(
a : in std_logic_vector( 3 downto 0 );
q : out std_logic_vector( 1 downto 0 );
g : out std_logic
);
end dev;

architecture behavioral of dev is
begin
process( a )
variable v: std_logic_vector( 1 downto 0 );
begin
v := "00";
for i in 3 downto 0 loop
if ( a(i)='1' ) then
v := conv_std_logic_vector( i, 2 );
g <= '1';
exit;
else
g <= '0';
end if;
end loop;
q <= v;
end process;
end behavioral;
</source>

==== Ответы ====
* Правильный ответ: Приоритетный шифратор 4х2
* Описание является несинтезируемым
* Сдвиговый асинхронный 4-разрядный регистр
* Дешифратор 2х4
* Мультиплексор 2х4

=== Вопрос: Задание 9 ===
Какое двоичное значение будет вырабатываться на выходе цифрового
устройства, описанного следующим VHDL-кодом:
<source lang="vhdl">
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;

entity dev is
generic ( g : std_logic_vector := "101010000" );
port(
q : out integer
);
end dev;

architecture behavioral of dev is
begin
q <= g'high;

end behavioral;
</source>

==== Ответы ====
* Правильный ответ: 00000000000000000000000000001000
* 101010000
* 1000
* Описание является несинтезируемым
* 1

=== Вопрос: Задание 10 ===
Какая схема является результатом синтеза следующего VHDL-описания:
<source lang="vhdl">library ieee;
use ieee.std_logic_1164.all;

entity dev is
port(
a : in std_logic;
b : in std_logic;
q : out std_logic
);
end dev;

architecture behavioral of dev is
signal s : std_logic;
begin
process( a,b )
begin
if ( a='1' ) then s <= '0'; end if;
if ( a='0' ) then s <= b; end if;
end process;
q <= s;
end behavioral;
</source>

<gallery>
Файл:10_02.png|Схема 1
Файл:10_03.png|Схема 2
Файл:10_04.png|Схема 3
Файл:10_05.png|Схема 4
</gallery>

==== Ответы ====
* Описание является несинтезируемым
* Схема 2
* Схема 3
* Правильный ответ: Схема 1
* Схема 4

=== Вопрос: Задание 11 ===
Какая схема является результатом синтеза следующего VHDL-описания:
<source lang="vhdl">
library ieee;
use ieee.std_logic_1164.all;

entity dev is
port(
a : in std_logic;
b : in std_logic;
c : in std_logic;
q : out std_logic
);
end dev;

architecture behavioral of dev is
begin
process( a,b )
variable v : std_logic;
begin
v := '1';
if ( a='1' ) then
v := '0';
elsif rising_edge( b ) then
v := not c;
end if;
q <= not v;
end process;
end behavioral;
</source>

==== Ответы ====
* Правильный ответ: Описание является несинтезируемым
* Синхронный D-триггер с асинхронным сбросом
* Синхронный D-триггер с асинхронной установкой
* Синхронный T-триггер с асинхронным сбросом
* Синхронный T-триггер с асинхронной установкой

=== Вопрос: Задание 12 ===
Какая схема является результатом синтеза следующего VHDL-описания:
<source lang="vhdl">library ieee;
use ieee.std_logic_1164.all;

entity dev is
port(
a : in std_logic;
b : in std_logic;
c : in std_logic;
q : out std_logic
);
end dev;

architecture behavioral of dev is
signal s : std_logic;
begin
process( a,b,c )
variable v0 : std_logic;
begin
s <= v0 and b;
v0 := a;
v0 := s and c;
q <= v0 or s;
end process;
end behavioral;
</source>

<gallery>
Файл:12_02.png|Схема 1
Файл:12_03.png|Схема 2
Файл:12_04.png|Схема 3
Файл:12_05.png|Схема 4
</gallery>

==== Ответы ====
* Описание является несинтезируемым
* Схема 1
* Схема 2
* Правильный ответ: Схема 3
* Схема 4