Wiki - Вклад участника [ru]

Проектирование цифровых систем на языках описания аппаратуры/Лекция 4

2021-01-06T15:30:28Z

Yura: /* Слайд:Оператор присваивания значения переменной */

{{ПЦСЯОА TOC}}

<slideshow style="nobook" headingmark="Слайд:" incmark=":step" scaled="true">
;title: Основы языка VHDL. часть 3. Последовательные операторы.
;author: Ланкевич Ю.Ю.
</slideshow>

== Слайд:Последовательные операторы ==
{| align=center width=1800px
|
Последовательные операторы в VHDL подобны операторам языков высокого уровня. 
На рисунке приведена общая структура VHDL-описания, из которой следует, что последовательные операторы (sequential statement) могут появляться внутри операторов процесса или внутри тел подпрограмм (функций, процедур). 
'''Перечислим последовательные операторы:'''
# оператор присвоения значения переменной;
# оператор назначения сигнала, т.е. присвоения значения сигналу;
# оператор if (если);
# оператор case (случай);
# оператор loop (цикл);
# оператор next (следующий);
# оператор exit (выход);
# оператор null (нуль, пустой);
# оператор вызова процедуры;
# оператор return (возврат);
# оператор assert (сообщение);
# оператор wait (ожидать).
| <center>[[File:Structure of VHDL description.png|800x800px|безрамки|Структура VHDL описания]]</center>
|}

=== Слайд:Оператор присваивания значения переменной ===
'''Определение'''
variable_assignment_statement::=[label] target := expression ;
Данный оператор заменяет текущее значение (target) переменной новым значением, которое определяется выражением (expression).
Переменная и выражение должны быть того же базового типа. Еще раз напомним, что присваивание значения переменным не есть то же самое, что сигналам.
Присваивание значений сигналам мы обсудим в следующем разделе. В VHDL локальные переменные могут быть только декларированы в области операторов процессов и подпрограмм (функций или процедур).
В следующем VHDL-коде приведены примеры присваивания значений переменным. Слева указаны номера строк, не относящиеся к тексту на языке VHDL.
{| align=center width=1600px
|
<source lang="vhdl"> 1 entity VAR is
2 end VAR;
3
4 architecture functional of VAR is
5 signal A, B, J : bit_vector(1 downto 0);
6 signal E, F, G : bit;
7 begin
8 p0 : process (A, B, E, F, G, J)
9 variable C, D, H, Y : bit_vector(1 downto 0);
10 variable W, Q : bit_vector(3 downto 0);
11 variable Z : bit_vector(0 to 7);
12 variable X : bit;
13 variable DATA : bit_vector(31 downto 0);
14 begin
15 C := "11";
16 X := E and F;
17 Y := H nand J;
18 Z(0 to 3) := C & D; -- конкатенация
19 Z(4 to 7) := (not A) & (A nor B); -- конкатенация
20 D := ('0', '0'); -- агрегат
21 W := (2 downto 1 => G, 3 => '1', others => '0');
22 DATA := (others => '1'); -- агрегат
23 end process;
24 end functional; </source>
|
В строке 15 переменная C получает константное значение. Выражения в строке 16, 17 используют логические операторы. 
В строке 18 в выражении употребляется оператор & конкатенации, чтобы присвоить значения первым четырем битам переменной Z. 
В строке 19 употреблена комбинация логических операторов и конкатенация. 
Строка 20 показывает агрегат, в котором употребляется позиционное отображение (соответствие). Запись ('0', '0') называется агрегатом.
Агрегат заключается в круглые скобки, входящие в агрегат элементы разделяются запятой. 
В строке 21 употребляется позиционное отображение и ключевое слово '''others'''. 
В строке 22 всем компонентам битового вектора – переменной DATA – присваивается значение единица. 
Заметим, что локальные переменные "видны" только внутри процессов или подпрограмм, которые декларированы.
VHDL‘93 определяет другой класс переменных, называемых shared (совместно используемые, общие), которые могут совместно использоваться (видны) с процессами и подпрограммами.
 Подробнее об области видимости смотрите в книге А. Полякова "Языки VHDL и VERILOG в проектировании цифровой аппаратуры" (раздел 1.2.6) 
Агрегаты и конкатенация могут использоваться не только при присвоении значений переменным, но и при назначении сигналов для таких типов данных, как массивы.
|}
Рассмотрим пример агрегата.
<source lang="vhdl">Variable z_bus : bit_vector (3 downto 0 );
Variable A,B,C,D : bit;
z_bus := (A,B,C,D); -- агрегат</source>
Запись (A,B,C,D) является агрегатом.

=== Слайд:Присваивание значений сигналам (назначение сигналов)/ Инцерционная и транспортная задержка ===
В языке VHDL в операторах назначения сигналов, т. е. в операторах присваивания значений сигналам используются два вида задержек:
* инерционная задержка;
* транспортная задержка;
Ключевое слово inertial определяет инерционную задержку, ключевое слово transport определяет транспортную задержку. 
'''Пример'''
<source lang="vhdl">X<= inertial Y after 3 ns; -- инерционная задержка
X<= transport Y after 3 ns; -- транспортная задержка.</source>

В случае инерционной задержки передача сигнала будет иметь место, если и только если входной сигнал будет сохранять соответствующий уровень в течение заданного отрезка времени.
В языке VHDL этот заданный отрезок времени и есть задержка, указываемая во фразе after. Таким образом, в первом примере изменение значения Y подействует на значение X только в случае,
если новый уровень Y будет сохраняться в течение 3ns и более. Во втором примере (транспортная задержка) все изменения Y будут передаваться в X независимо от того,
сколько времени будет сохраняться новое значение Y. 
'''! Если не используется ключевое слово transport, то подразумевается инерционная задержка.''' 
'''Пример'''
<source lang="vhdl">X<= Y after 3 ns; -- инерционная задержка</source>

Механизм инерционной задержки позволяет отфильтровывать входные сигналы, которые меняются слишком быстро, т. е. если длительность сигнала Y меньше 3 ns, то его значение не будет передано сигналу X.
Данный механизм по существу имитирует работу реальной схемы. Уровень напряжения определяет значение логического сигнала.
Ввиду наличия электрических емкостей напряжения узлов не могут изменяться мгновенно, необходимо, чтобы определенное количество энергии подавалось в течение определенного
отрезка времени, – только в этом случае напряжение узла изменится настолько, чтобы вызвать переключение схемы, управляемой этим напряжением.
Поэтому при моделировании реальных логических схем используется инерционная задержка. Транспортная задержка чаще используется на этапе алгоритмического проектирования.

=== Слайд:Присваивание значений сигналам (назначение сигналов)/ Сигналы и переменные ===
Порты, декларируемые в entity, являются сигналами. Аргументы подпрограмм могут быть сигналами или переменными. 
'''Пример. ( Различие между локальной переменной и сигналом).''' 
Данный VHDL-код 
Y<= A+(B*C+D*E*F+G);
Z<= A-(B*C+D*E*F+G);
эквивалентен следующему VHDL-коду
V := (B*C+D*E*F+G);
Y <= A+V;
Y <= A- V;
однако не эквивалентен приведенному ниже VHDL-коду
V <= (B*C+D*E*F+G);
Y <= A+V;
Z <= A - V;
'''Замечание.''' Запись x <= y <= z понимается не как "конвейерное" назначение сигналов. Правильное понимание: сигналу x присваивается значение, равное значению выражения y<=z (у меньше либо равно z).

=== Слайд:Присваивание значений сигналам (назначение сигналов)/ Сигналы и переменные ===
Назначение сигналов в случае массивов, например битовых векторов, является позиционным. 
'''Пример.'''
<source lang="vhdl">Signal z_bus : bit_vector (3 downto 0);
Signal c_bus : bit_vector (1 to 4);</source>

{| align=center cellspacing="0" cellpadding="5" width=800px border="1" style="border:1px solid #000; border-collapse: collapse"
|
<source lang="vhdl">
z_bus <= c_bus;</source>
|
эквивалентно
|
<source lang="vhdl">
z_bus(3) <=c_bus(1);
z_bus(2) <=c_bus(2);
z_bus(1) <=c_bus(3);
z_bus(0) <=c_bus(4);</source>
|}
При назначении сигналов должно указываться то направление диапазона (возрастающий диапазон – to, убывающий диапазон – downto), которое было при декларации массива.
Для предыдущего примера
<source lang="vhdl">z_bus (3 downto 2) <= ''00''; -- правильно
c_bus (2 to 4) <= z_bus (3 downto 1); -- правильно
z_bus (0 to 1) <= ''11''; -- неправильно, так как z_bus декларирован с убывающим диапазоном</source>
Сигналы и переменные одного и того же типа могут быть присвоены один другому. 
Пример использования агрегатов при назначении сигналов.
<source lang="vhdl">Signal z_bus : bit_vector (3 downto 0 );
Signal A,B,C,D : bit;
z_bus <= (3 => '1', 1 downto 0 => '1', 2 => B); -- агрегат</source>

=== Слайд:Оператор if (если) ===
Общий вид оператора if
if условие then
упорядоченное множество последовательных операторов
{elsif условие then
упорядоченное множество последовательных операторов}
[else
упорядоченное множество последовательных операторов]
end if;
Оператор '''if''' языка VHDL подобен операторам '''if''' в других языках программирования.
Выражение, представляющее собой “условие” должно иметь тип BOOLEAN. В одном if операторе может быть одна (ни одной) либо более частей '''elsif'''.
Ключевое слово '''elsif''' следует отличать от слов '''else if'''. Часть '''else''' может быть только одна (или ни одной).
Должен быть разделитель между ключевыми словами в заключительной фразе '''end if'''; 
Следующая модель 5-битового счетчика употребляет '''if''' операторы. 
<source lang="vhdl">entity IFSTMT is
port ( RSTn, CLK, EN, PL : in bit;
DATA : in integer range 0 to 31;
COUNT : out integer range 0 to 31);
end IFSTMT;
architecture RTL of IFSTMT is
signal COUNT_VALUE : integer range 0 to 31;
begin
p0 : process (RSTn, CLK)
begin
if (RSTn = '0') then
COUNT_VALUE <= 0;
elsif (CLK'event and CLK = '1') then
if (PL = '1') then
COUNT_VALUE <= DATA;
elsif (EN = '1') then
if (COUNT_VALUE = 31) then
COUNT_VALUE <= 0;
else
COUNT_VALUE <= COUNT_VALUE + 1;
end if;
end if;
end if;
end process;
COUNT <= COUNT_VALUE;
end RTL;</source>
Как показано в разделе деклараций, 5-битовый счетчик имеет порты RSTn, CLK, EN, PL, DATA. Выходной порт COUNT получает значение счетчика, RSTn – асинхронная установка (в нуль),
CLK – входной сигнал синхронизации, PL – параллельное считывание, DATA – порт данных.

=== Слайд:Оператор case (случай) ===
'''Общий вид оператора case'''
case выражение is
when выбор => упорядоченное множество
последовательных операторов
{when выбор => упорядоченное множество
последовательных операторов}
end case;
Оператор case выбирает одну из альтернатив, избранная альтернатива (случай) определяется значением выражения.
Выражение должно быть дискретного типа или типа одноразмерного массива символов, значения которых могут быть представлены как строки или строка битов.
Выбор должен быть такого же типа, как выражение. Все возможные выборы (случаи) должны быть перебраны. Для случая "others" (другие) должно быть такое значение, которое не соответствует предыдущим альтернативам.
Оператор case является подходящим для моделирования конечных автоматов и программ микропроцессора. Используя оператор case, приведем пример VHDL-кода для вычисления числа дней в каждом месяце.
<source lang="vhdl">package PACK is
type month_type is (JAN, FEB, MAR, APR, MAY, JUN,
JUL, AUG, SEP, OCT, NOV, DEC);
end PACK;
use work.PACK.all;
entity CASESTMT is
port ( MONTH : in month_type;
LEAP : in boolean;
DAYS : out integer);
end CASESTMT;
architecture RTL of CASESTMT is
begin
p0 : process (LEAP, MONTH)
begin
case MONTH is
when FEB =>
if LEAP then
DAYS <= 29;
else
DAYS <= 28;
end if;
when APR | JUN | SEP | NOV =>
DAYS <= 30;
when JUL to AUG =>
DAYS <= 31;
when others =>
DAYS <= 31;
end case;
end process;
end RTL;</source>
=== Слайд:Оператор loop (цикл) ===
'''Общий вид оператора loop'''
[метка цикла:][while условие | for идентификатор in диапазон дискретного типа] loop
упорядоченное множество последовательных операторов
end loop [метка цикла];
Когда в записи цикла используется ключевое слово while, то сначала вычисляется условие (condition).
Если условие есть TRUE, выполняется последовательность последовательных операторов, иначе оператор цикла завершается.
Когда в записи цикла используется ключевое слово for, то идентификатор определяет цикловой параметр с базовым дискретным типом.
Параметр цикла употребляется как константа внутри действия оператора цикла и он не может быть целью оператора присваивания. 
'''! Общая ошибка: употребление параметра цикла снаружи оператора цикла.''' 
'''Пример'''
<source lang="vhdl">loop1: for i in 0 to 9 loop
exit loop1 when A(i)>20;
next when A(i)>10;
sum:=sum +A(i);
end loop loop1;
if i=20 then -- ошибка! Параметр цикла снаружи цикла.</source>

=== Оператор next (следующий) ===
'''Общий вид оператора next'''
next [метка цикла ][when условие];
Пример дан выше. Оператор next употребляется для завершения итераций цикла.
=== Оператор exit (выход) ===
Общий вид оператора exit
exit [метка цикла ] [when условие];
Оператор EXIT употребляется, чтобы завершить выполнение и закрыть оператор цикла. Если условие (condition) есть TRUE, то осуществляется выход из цикла.
=== Оператор null (пустой) ===
Общий вид оператора null (нуль, пустой)
null;
Оператор null не представляет действий. Он употребляется, чтобы точно специфицировать, что нет действий. Типичное применение – в операторе case, чтобы определить действия во всех случаях.

=== Слайд:Оператор вызова процедуры ===
Оператор вызова процедуры состоит из имени процедуры с аргументами (если они есть) в скобках.
Приведем пример определения и вызова функции и процедуры.
<source lang="vhdl">entity CALL_PRO is
end CALL_PRO;
architecture RTL of CALL_PRO is
function bit_bool (inp_bit : in bit) return boolean is
begin
if (inp_bit = '1') then
return true;
else
return false;
end if;
end bit_bool;
procedure left_one ( signal DATA : in bit_vector (1 to 8);
signal l_bit : out integer) is
variable temp : integer;
begin
temp := 0;
for i in 1 to 8 loop
if (DATA(i) = '1') then
temp := i;
end if;
if (temp /= 0) then exit;
end if;
end loop;
l_bit <= temp;
end left_one;
signal DIN : bit_vector (1 to 8);
signal bit_1 : bit;
signal bool_1 : boolean;
signal DOUT : integer;
begin
p0: process (bit_1,DIN)
begin
bool_1 <= bit_bool(bit_1); -- вызов функции
LEFT_ONE(DIN, DOUT); -- вызов процедуры
end process;
p1: process
begin
bit_1 <= '1' after 20 ns, '0' after 40 ns;
DIN <= "01010000" after 20 ns,
"00000000" after 40 ns,
"00001100" after 60 ns,
"00000001" after 80 ns;
wait for 100 ns;
end process;
end RTL;</source>
Функция bit_bool преобразует тип BIT в тип BOOLEAN. Предлагаем читателю провести моделирование, проанализировать временную диаграмму и определить функциональное назначение процедуры left_one.

=== Слайд:Оператор return (возврат) ===
Общий вид оператора return
return [выражение];
Употребляется, чтобы завершить выполнение самой внутренней функции или процедуры. Он используется только внутри тела функции или процедуры.
Оператор return не требуется в теле процедуры, поэтому в архитектурном теле RTL (entity RETURNSTMT) соответствующая строка может быть удалена.
Оператор return может быть употреблен с другими последовательными операторами, такими как if, case для управления возвратом функции или процедуры.

=== Слайд:Оператор assert (сообщение) ===
Общий вид оператора assert
assert условие [report выражение ] [severity выражение ];
Операторы сообщений проверяют, является ли условие истинным (TRUE), и сообщают об ошибке, если условие является ложным.
По умолчанию сообщенное выражение есть "Assertion violation" (нарушение). Выражение с ключевым словом severity (severity – степень серьезности) имеет перечислимый тип: NOTE, WARNING, ERROR, FAILURE.
Примеры.
<source lang="vhdl">assert (CLK'event and CLK='0') report "D hold error" severity WARNING;
assert (CLK'last_event > HOLD) report "D hold error" severity ERROR;</source>
В данных примерах атрибут CLK'last_event имеет тип TIME и возвращает время, пройденное с момента последнего изменения сигнала CLK, HOLD – имеет тип TIME.
Условие CLK'last_event>HOLD может быть либо истинным, либо ложным.
Следующие два оператора (две строки) эквивалентны:
<source lang="vhdl">report "NEW YEAR 3003" severity ERROR;
assert FALSE report "NEW YEAR 3003" severity ERROR;</source>
также, как и следующие:
<source lang="vhdl">report "NEW YEAR 2002";
assert FALSE report "NEW YEAR 2002" severity NOTE;</source>
Так как FALSE всегда является ложным, то данные сообщения всегда выдаются – это примеры безусловно выдаваемых сообщений.

=== Слайд:Оператор wait (ожидать) ===
Общий вид оператора wait
wait on список чувствительности until условие for тайм-аут ;
Оператор wait является причиной временного прекращения оператора процесса или процедуры. Оператор ожидания wait приостанавливает процесс до момента,
пока не изменится некоторый сигнал в списке чувствительности процесса, в это время будет произведено вычисление условия. Фраза “условие” есть выражение типа BOOLEAN.
Если получается истинное значение, выполнение процесса возобновляется. Фраза “тайм-аут” устанавливает максимальное время ожидания, после которого процесс возобновит свое выполнение.
Пример.
WAIT on A, B until (C=0) for 50 ns;
Этот оператор приостановит процесс до момента изменения A или B, после чего будет проверено выражение C=0 и, если результатом проверки будет истина, процесс возобновится. Но независимо от этих условий возобновление процесса произойдет через 50ns.
Допустимо записывать одно или более условий в операторе ожидания, например,
Условие 1. WAIT on A, B;
Условие 2. WAIT until (C=0);
Условие 3. WAIT for 50 ns;
В условии 1 процесс будет возобновляться, когда изменится A или B. В условии 2 нет списка сигналов запуска, поэтому процесс возобновится, когда C изменит свое значение из 1 в 0.
В условии 3 процесс возобновится через 50ns независимо от любых других условий. 
'''! Для оператора процесса мы можем иметь либо список чувствительности после ключевого слова процесс, либо оператор wait, но не оба вместе.'''
Может быть более одного оператора wait внутри оператора процесса.
=== Слайд:Оператор wait (ожидать)/ Примеры ===
'''Примеры оператора wait''' 
1. Оператор wait типа for
<source lang="vhdl">
wait for 10ns;
wait for CLK_Period/2;</source>
2. Оператор wait типа until
<source lang="vhdl">
wait until CLK='1';
wait until CE and (not RST);
wait until IntData>16;</source>
3. Оператор wait типа on
<source lang="vhdl">
wait on CLK;
wait on Enable, Data;</source>
{| align=center cellspacing="0" cellpadding="5" width=800px border="1" style="border:1px solid #000; border-collapse: collapse"
|
<source lang="vhdl">
Wait until
Enable ='1';</source>
|
эквивалентно
|
<source lang="vhdl">
loop
wait on Enable;
exit when Enable = '1';
end loop;</source>
|}
4. Комбинированный оператор wait (комбинация двух или трех предыдущих)
<source lang="vhdl">
wait on Data until CLK='1';
wait until CLK='1' for 10ns;</source>

Проектирование цифровых систем на языках описания аппаратуры/Лекция 4

2021-01-06T13:04:59Z

Yura: /* Слайд:Оператор присваивания значения переменной */

{{ПЦСЯОА TOC}}

<slideshow style="nobook" headingmark="Слайд:" incmark=":step" scaled="true">
;title: Основы языка VHDL. часть 3. Последовательные операторы.
;author: Ланкевич Ю.Ю.
</slideshow>

== Слайд:Последовательные операторы ==
{| align=center width=1800px
|
Последовательные операторы в VHDL подобны операторам языков высокого уровня. 
На рисунке приведена общая структура VHDL-описания, из которой следует, что последовательные операторы (sequential statement) могут появляться внутри операторов процесса или внутри тел подпрограмм (функций, процедур). 
'''Перечислим последовательные операторы:'''
# оператор присвоения значения переменной;
# оператор назначения сигнала, т.е. присвоения значения сигналу;
# оператор if (если);
# оператор case (случай);
# оператор loop (цикл);
# оператор next (следующий);
# оператор exit (выход);
# оператор null (нуль, пустой);
# оператор вызова процедуры;
# оператор return (возврат);
# оператор assert (сообщение);
# оператор wait (ожидать).
| <center>[[File:Structure of VHDL description.png|800x800px|безрамки|Структура VHDL описания]]</center>
|}

=== Слайд:Оператор присваивания значения переменной ===
'''Определение'''
variable_assignment_statement::=[label] target := expression ;
Данный оператор заменяет текущее значение (target) переменной новым значением, которое определяется выражением (expression).
Переменная и выражение должны быть того же базового типа. Еще раз напомним, что присваивание значения переменным не есть то же самое, что сигналам.
Присваивание значений сигналам мы обсудим в следующем разделе. В VHDL локальные переменные могут быть только декларированы в области операторов процессов и подпрограмм (функций или процедур).
В следующем VHDL-коде приведены примеры присваивания значений переменным. Слева указаны номера строк, не относящиеся к тексту на языке VHDL.
{| align=center width=1600px
|
<source lang="vhdl"> 1 entity VAR is
2 end VAR;
3
4 architecture functional of VAR is
5 signal A, B, J : bit_vector(1 downto 0);
6 signal E, F, G : bit;
7 begin
8 p0 : process (A, B, E, F, G, J)
9 variable C, D, H, Y : bit_vector(1 downto 0);
10 variable W, Q : bit_vector(3 downto 0);
11 variable Z : bit_vector(0 to 7);
12 variable X : bit;
13 variable DATA : bit_vector(31 downto 0);
14 begin
15 C := "11";
16 X := E and F;
17 Y := H nand J;
18 Z(0 to 3) := C & D; -- конкатенация
19 Z(4 to 7) := (not A) & (A nor B); -- конкатенация
20 D := ('0', '0'); -- агрегат
21 W := (2 downto 1 => G, 3 => '1', others => '0');
22 DATA := (others => '1'); -- агрегат
23 end process;
24 end functional; </source>
|
В строке 15 переменная C получает константное значение. Выражения в строке 16, 17 используют логические операторы. 
В строке 18 в выражении употребляется оператор & конкатенации, чтобы присвоить значения первым четырем битам переменной Z. 
В строке 19 употреблена комбинация логических операторов и конкатенация. 
Строка 20 показывает агрегат, в котором употребляется позиционное отображение (соответствие). Запись ('0', '0') называется агрегатом.
Агрегат заключается в круглые скобки, входящие в агрегат элементы разделяются запятой. 
В строке 21 употребляется позиционное отображение и ключевое слово '''others'''. 
В строке 22 всем компонентам битового вектора – переменной DATA – присваивается значение единица. 
Заметим, что локальные переменные "видны" только внутри процессов или подпрограмм, которые декларированы.
VHDL‘93 определяет другой класс переменных, называемых shared (совместно используемые, общие), которые могут совместно использоваться (видны) с процессами и подпрограммами.

Агрегаты и конкатенация могут использоваться не только при присвоении значений переменным, но и при назначении сигналов для таких типов данных, как массивы.
|}
Рассмотрим пример агрегата.
<source lang="vhdl">Variable z_bus : bit_vector (3 downto 0 );
Variable A,B,C,D : bit;
z_bus := (A,B,C,D); -- агрегат</source>
Запись (A,B,C,D) является агрегатом.

=== Слайд:Присваивание значений сигналам (назначение сигналов)/ Инцерционная и транспортная задержка ===
В языке VHDL в операторах назначения сигналов, т. е. в операторах присваивания значений сигналам используются два вида задержек:
* инерционная задержка;
* транспортная задержка;
Ключевое слово inertial определяет инерционную задержку, ключевое слово transport определяет транспортную задержку. 
'''Пример'''
<source lang="vhdl">X<= inertial Y after 3 ns; -- инерционная задержка
X<= transport Y after 3 ns; -- транспортная задержка.</source>

В случае инерционной задержки передача сигнала будет иметь место, если и только если входной сигнал будет сохранять соответствующий уровень в течение заданного отрезка времени.
В языке VHDL этот заданный отрезок времени и есть задержка, указываемая во фразе after. Таким образом, в первом примере изменение значения Y подействует на значение X только в случае,
если новый уровень Y будет сохраняться в течение 3ns и более. Во втором примере (транспортная задержка) все изменения Y будут передаваться в X независимо от того,
сколько времени будет сохраняться новое значение Y. 
'''! Если не используется ключевое слово transport, то подразумевается инерционная задержка.''' 
'''Пример'''
<source lang="vhdl">X<= Y after 3 ns; -- инерционная задержка</source>

Механизм инерционной задержки позволяет отфильтровывать входные сигналы, которые меняются слишком быстро, т. е. если длительность сигнала Y меньше 3 ns, то его значение не будет передано сигналу X.
Данный механизм по существу имитирует работу реальной схемы. Уровень напряжения определяет значение логического сигнала.
Ввиду наличия электрических емкостей напряжения узлов не могут изменяться мгновенно, необходимо, чтобы определенное количество энергии подавалось в течение определенного
отрезка времени, – только в этом случае напряжение узла изменится настолько, чтобы вызвать переключение схемы, управляемой этим напряжением.
Поэтому при моделировании реальных логических схем используется инерционная задержка. Транспортная задержка чаще используется на этапе алгоритмического проектирования.

=== Слайд:Присваивание значений сигналам (назначение сигналов)/ Сигналы и переменные ===
Порты, декларируемые в entity, являются сигналами. Аргументы подпрограмм могут быть сигналами или переменными. 
'''Пример. ( Различие между локальной переменной и сигналом).''' 
Данный VHDL-код 
Y<= A+(B*C+D*E*F+G);
Z<= A-(B*C+D*E*F+G);
эквивалентен следующему VHDL-коду
V := (B*C+D*E*F+G);
Y <= A+V;
Y <= A- V;
однако не эквивалентен приведенному ниже VHDL-коду
V <= (B*C+D*E*F+G);
Y <= A+V;
Z <= A - V;
'''Замечание.''' Запись x <= y <= z понимается не как "конвейерное" назначение сигналов. Правильное понимание: сигналу x присваивается значение, равное значению выражения y<=z (у меньше либо равно z).

=== Слайд:Присваивание значений сигналам (назначение сигналов)/ Сигналы и переменные ===
Назначение сигналов в случае массивов, например битовых векторов, является позиционным. 
'''Пример.'''
<source lang="vhdl">Signal z_bus : bit_vector (3 downto 0);
Signal c_bus : bit_vector (1 to 4);</source>

{| align=center cellspacing="0" cellpadding="5" width=800px border="1" style="border:1px solid #000; border-collapse: collapse"
|
<source lang="vhdl">
z_bus <= c_bus;</source>
|
эквивалентно
|
<source lang="vhdl">
z_bus(3) <=c_bus(1);
z_bus(2) <=c_bus(2);
z_bus(1) <=c_bus(3);
z_bus(0) <=c_bus(4);</source>
|}
При назначении сигналов должно указываться то направление диапазона (возрастающий диапазон – to, убывающий диапазон – downto), которое было при декларации массива.
Для предыдущего примера
<source lang="vhdl">z_bus (3 downto 2) <= ''00''; -- правильно
c_bus (2 to 4) <= z_bus (3 downto 1); -- правильно
z_bus (0 to 1) <= ''11''; -- неправильно, так как z_bus декларирован с убывающим диапазоном</source>
Сигналы и переменные одного и того же типа могут быть присвоены один другому. 
Пример использования агрегатов при назначении сигналов.
<source lang="vhdl">Signal z_bus : bit_vector (3 downto 0 );
Signal A,B,C,D : bit;
z_bus <= (3 => '1', 1 downto 0 => '1', 2 => B); -- агрегат</source>

=== Слайд:Оператор if (если) ===
Общий вид оператора if
if условие then
упорядоченное множество последовательных операторов
{elsif условие then
упорядоченное множество последовательных операторов}
[else
упорядоченное множество последовательных операторов]
end if;
Оператор '''if''' языка VHDL подобен операторам '''if''' в других языках программирования.
Выражение, представляющее собой “условие” должно иметь тип BOOLEAN. В одном if операторе может быть одна (ни одной) либо более частей '''elsif'''.
Ключевое слово '''elsif''' следует отличать от слов '''else if'''. Часть '''else''' может быть только одна (или ни одной).
Должен быть разделитель между ключевыми словами в заключительной фразе '''end if'''; 
Следующая модель 5-битового счетчика употребляет '''if''' операторы. 
<source lang="vhdl">entity IFSTMT is
port ( RSTn, CLK, EN, PL : in bit;
DATA : in integer range 0 to 31;
COUNT : out integer range 0 to 31);
end IFSTMT;
architecture RTL of IFSTMT is
signal COUNT_VALUE : integer range 0 to 31;
begin
p0 : process (RSTn, CLK)
begin
if (RSTn = '0') then
COUNT_VALUE <= 0;
elsif (CLK'event and CLK = '1') then
if (PL = '1') then
COUNT_VALUE <= DATA;
elsif (EN = '1') then
if (COUNT_VALUE = 31) then
COUNT_VALUE <= 0;
else
COUNT_VALUE <= COUNT_VALUE + 1;
end if;
end if;
end if;
end process;
COUNT <= COUNT_VALUE;
end RTL;</source>
Как показано в разделе деклараций, 5-битовый счетчик имеет порты RSTn, CLK, EN, PL, DATA. Выходной порт COUNT получает значение счетчика, RSTn – асинхронная установка (в нуль),
CLK – входной сигнал синхронизации, PL – параллельное считывание, DATA – порт данных.

=== Слайд:Оператор case (случай) ===
'''Общий вид оператора case'''
case выражение is
when выбор => упорядоченное множество
последовательных операторов
{when выбор => упорядоченное множество
последовательных операторов}
end case;
Оператор case выбирает одну из альтернатив, избранная альтернатива (случай) определяется значением выражения.
Выражение должно быть дискретного типа или типа одноразмерного массива символов, значения которых могут быть представлены как строки или строка битов.
Выбор должен быть такого же типа, как выражение. Все возможные выборы (случаи) должны быть перебраны. Для случая "others" (другие) должно быть такое значение, которое не соответствует предыдущим альтернативам.
Оператор case является подходящим для моделирования конечных автоматов и программ микропроцессора. Используя оператор case, приведем пример VHDL-кода для вычисления числа дней в каждом месяце.
<source lang="vhdl">package PACK is
type month_type is (JAN, FEB, MAR, APR, MAY, JUN,
JUL, AUG, SEP, OCT, NOV, DEC);
end PACK;
use work.PACK.all;
entity CASESTMT is
port ( MONTH : in month_type;
LEAP : in boolean;
DAYS : out integer);
end CASESTMT;
architecture RTL of CASESTMT is
begin
p0 : process (LEAP, MONTH)
begin
case MONTH is
when FEB =>
if LEAP then
DAYS <= 29;
else
DAYS <= 28;
end if;
when APR | JUN | SEP | NOV =>
DAYS <= 30;
when JUL to AUG =>
DAYS <= 31;
when others =>
DAYS <= 31;
end case;
end process;
end RTL;</source>
=== Слайд:Оператор loop (цикл) ===
'''Общий вид оператора loop'''
[метка цикла:][while условие | for идентификатор in диапазон дискретного типа] loop
упорядоченное множество последовательных операторов
end loop [метка цикла];
Когда в записи цикла используется ключевое слово while, то сначала вычисляется условие (condition).
Если условие есть TRUE, выполняется последовательность последовательных операторов, иначе оператор цикла завершается.
Когда в записи цикла используется ключевое слово for, то идентификатор определяет цикловой параметр с базовым дискретным типом.
Параметр цикла употребляется как константа внутри действия оператора цикла и он не может быть целью оператора присваивания. 
'''! Общая ошибка: употребление параметра цикла снаружи оператора цикла.''' 
'''Пример'''
<source lang="vhdl">loop1: for i in 0 to 9 loop
exit loop1 when A(i)>20;
next when A(i)>10;
sum:=sum +A(i);
end loop loop1;
if i=20 then -- ошибка! Параметр цикла снаружи цикла.</source>

=== Оператор next (следующий) ===
'''Общий вид оператора next'''
next [метка цикла ][when условие];
Пример дан выше. Оператор next употребляется для завершения итераций цикла.
=== Оператор exit (выход) ===
Общий вид оператора exit
exit [метка цикла ] [when условие];
Оператор EXIT употребляется, чтобы завершить выполнение и закрыть оператор цикла. Если условие (condition) есть TRUE, то осуществляется выход из цикла.
=== Оператор null (пустой) ===
Общий вид оператора null (нуль, пустой)
null;
Оператор null не представляет действий. Он употребляется, чтобы точно специфицировать, что нет действий. Типичное применение – в операторе case, чтобы определить действия во всех случаях.

=== Слайд:Оператор вызова процедуры ===
Оператор вызова процедуры состоит из имени процедуры с аргументами (если они есть) в скобках.
Приведем пример определения и вызова функции и процедуры.
<source lang="vhdl">entity CALL_PRO is
end CALL_PRO;
architecture RTL of CALL_PRO is
function bit_bool (inp_bit : in bit) return boolean is
begin
if (inp_bit = '1') then
return true;
else
return false;
end if;
end bit_bool;
procedure left_one ( signal DATA : in bit_vector (1 to 8);
signal l_bit : out integer) is
variable temp : integer;
begin
temp := 0;
for i in 1 to 8 loop
if (DATA(i) = '1') then
temp := i;
end if;
if (temp /= 0) then exit;
end if;
end loop;
l_bit <= temp;
end left_one;
signal DIN : bit_vector (1 to 8);
signal bit_1 : bit;
signal bool_1 : boolean;
signal DOUT : integer;
begin
p0: process (bit_1,DIN)
begin
bool_1 <= bit_bool(bit_1); -- вызов функции
LEFT_ONE(DIN, DOUT); -- вызов процедуры
end process;
p1: process
begin
bit_1 <= '1' after 20 ns, '0' after 40 ns;
DIN <= "01010000" after 20 ns,
"00000000" after 40 ns,
"00001100" after 60 ns,
"00000001" after 80 ns;
wait for 100 ns;
end process;
end RTL;</source>
Функция bit_bool преобразует тип BIT в тип BOOLEAN. Предлагаем читателю провести моделирование, проанализировать временную диаграмму и определить функциональное назначение процедуры left_one.

=== Слайд:Оператор return (возврат) ===
Общий вид оператора return
return [выражение];
Употребляется, чтобы завершить выполнение самой внутренней функции или процедуры. Он используется только внутри тела функции или процедуры.
Оператор return не требуется в теле процедуры, поэтому в архитектурном теле RTL (entity RETURNSTMT) соответствующая строка может быть удалена.
Оператор return может быть употреблен с другими последовательными операторами, такими как if, case для управления возвратом функции или процедуры.

=== Слайд:Оператор assert (сообщение) ===
Общий вид оператора assert
assert условие [report выражение ] [severity выражение ];
Операторы сообщений проверяют, является ли условие истинным (TRUE), и сообщают об ошибке, если условие является ложным.
По умолчанию сообщенное выражение есть "Assertion violation" (нарушение). Выражение с ключевым словом severity (severity – степень серьезности) имеет перечислимый тип: NOTE, WARNING, ERROR, FAILURE.
Примеры.
<source lang="vhdl">assert (CLK'event and CLK='0') report "D hold error" severity WARNING;
assert (CLK'last_event > HOLD) report "D hold error" severity ERROR;</source>
В данных примерах атрибут CLK'last_event имеет тип TIME и возвращает время, пройденное с момента последнего изменения сигнала CLK, HOLD – имеет тип TIME.
Условие CLK'last_event>HOLD может быть либо истинным, либо ложным.
Следующие два оператора (две строки) эквивалентны:
<source lang="vhdl">report "NEW YEAR 3003" severity ERROR;
assert FALSE report "NEW YEAR 3003" severity ERROR;</source>
также, как и следующие:
<source lang="vhdl">report "NEW YEAR 2002";
assert FALSE report "NEW YEAR 2002" severity NOTE;</source>
Так как FALSE всегда является ложным, то данные сообщения всегда выдаются – это примеры безусловно выдаваемых сообщений.

=== Слайд:Оператор wait (ожидать) ===
Общий вид оператора wait
wait on список чувствительности until условие for тайм-аут ;
Оператор wait является причиной временного прекращения оператора процесса или процедуры. Оператор ожидания wait приостанавливает процесс до момента,
пока не изменится некоторый сигнал в списке чувствительности процесса, в это время будет произведено вычисление условия. Фраза “условие” есть выражение типа BOOLEAN.
Если получается истинное значение, выполнение процесса возобновляется. Фраза “тайм-аут” устанавливает максимальное время ожидания, после которого процесс возобновит свое выполнение.
Пример.
WAIT on A, B until (C=0) for 50 ns;
Этот оператор приостановит процесс до момента изменения A или B, после чего будет проверено выражение C=0 и, если результатом проверки будет истина, процесс возобновится. Но независимо от этих условий возобновление процесса произойдет через 50ns.
Допустимо записывать одно или более условий в операторе ожидания, например,
Условие 1. WAIT on A, B;
Условие 2. WAIT until (C=0);
Условие 3. WAIT for 50 ns;
В условии 1 процесс будет возобновляться, когда изменится A или B. В условии 2 нет списка сигналов запуска, поэтому процесс возобновится, когда C изменит свое значение из 1 в 0.
В условии 3 процесс возобновится через 50ns независимо от любых других условий. 
'''! Для оператора процесса мы можем иметь либо список чувствительности после ключевого слова процесс, либо оператор wait, но не оба вместе.'''
Может быть более одного оператора wait внутри оператора процесса.
=== Слайд:Оператор wait (ожидать)/ Примеры ===
'''Примеры оператора wait''' 
1. Оператор wait типа for
<source lang="vhdl">
wait for 10ns;
wait for CLK_Period/2;</source>
2. Оператор wait типа until
<source lang="vhdl">
wait until CLK='1';
wait until CE and (not RST);
wait until IntData>16;</source>
3. Оператор wait типа on
<source lang="vhdl">
wait on CLK;
wait on Enable, Data;</source>
{| align=center cellspacing="0" cellpadding="5" width=800px border="1" style="border:1px solid #000; border-collapse: collapse"
|
<source lang="vhdl">
Wait until
Enable ='1';</source>
|
эквивалентно
|
<source lang="vhdl">
loop
wait on Enable;
exit when Enable = '1';
end loop;</source>
|}
4. Комбинированный оператор wait (комбинация двух или трех предыдущих)
<source lang="vhdl">
wait on Data until CLK='1';
wait until CLK='1' for 10ns;</source>

Проектирование цифровых систем на языках описания аппаратуры/Лекция 16

2020-12-23T23:38:20Z

Yura: /* Слайд:Блоки ввода вывода в FPGA */

{{ПЦСЯОА TOC}}

<slideshow style="nobook" headingmark="Слайд:" incmark=":step" scaled="true">
;title: Проектирование схем на FPGA
;author: Ланкевич Ю.Ю.
</slideshow>

== Слайд:Введение в проектирование схем на ПЛИС ==
Основные современные типы ПЛИС:
* CPLD – Complex Programmable Logic Devices – сложные программируемые логические устройства;
* FPGA – Field Programmable Array – программируемые пользователем вентильные матрицы.

== Слайд: общие сведения о CPLD ==
Идеей CPLD является реализация нескольких узлов на одном кристалле, добавляя к ним возможности передачи сигналов между узлами. Современные микросхемы CPLD имеют программируемые узлы на основе флеш памяти, т.е. являются многократно программируемыми, и содержат блоки из 18 или 16 триггеров вместе с соответсвующей матрицей вентилей И-ИЛИ. Такие ПЛИС обладают предсказуемыми задержками распространения сигнала (входные сигналы проходят через несложную схему вентелей и коммутационных узлов), пркатически не требуют внешних компонентов и удобны для работы в качестве "''glue logic''", т.е. микросхем, выполняющих в устройстве сопряжение более сложных устройств и заменяющих на печатной плате множество более простых микросхем, состоящих из нескольких вентелей.

Недостатком архитектуры CPLD является сложность построения более ёмких микросхем. Существующие в настоящее время CPLD состоят из десятков-сотен триггеров и практически не получают преимуществ от перехода к новым технологическим процессам.

Микросхемы с архитектурой CPLD в настоящее время всё ещё выпускаются компанией Xilinx. Это серия CoolRunner-II, которую рассмотрим далее.

== Слайд: общие сведения об FPGA ==
Программируемые микросхемы с архитектурой FPGA имеют в основе набор конфигурируемых блоков (логических ячеек), содержащих базовые компоненты цифровой логики – логические элементы и триггеры. Отдельные ячейки соединяются друг с другом с помощью программируемых трассировачных линий, как показано на рисунке ниже.

Идеей, реализованной в FPGA, является прямое задание логических функций в виде таблицы истинности (LUT, Look-Up Table). Вместо коммутации вентилей ИЛИ и И таблица истинности представляет собой просто блок памяти, на адресные входы которого подаются входные логические сигналы. Их комбинация естественным образом выбирает одну из ячеек таблицы, в которой хранится требуемое состояние ячейки – 0 или 1. Таким образом, LUT в FPGA может реализовать любую логическую функцию, если число её входов не превышает число входов LUT. Долгое время LUT в FPGA имели 4 входа, т.е. содержали 16 однобитовых ячеек памяти. Комбинация "4-входовый логический генератор и триггер" получила название "эквивалентная логическая ячейка" (''equivalent logic cell'') и часто используется для определения сложности схемы, хотя современные FPGA используют уже 6-входовые LUT.

Несколько логических ячеек объединяются в конфигурируемые логические блоки (КЛБ, Configurable Logic Block, CLB). Между блоками КЛБ, размещёнными на кристалле в виде прямоугольной матрицы, проложены программируемые трассировочные линии, а по периметру микросхемы располагаются программируемые блоки ввода-выводв (БВВ).

<center>[[File:Programmable resources of FPGA.png|700x700px|безрамки]]</center>

Соединение КЛБ трассировочными линиями также может регулироваться. На пересечении вертикальных и горизонтальных линий расположены программируемые трассировочные матрицы (Programmable Routing Matrix), которые так же, как LUT, управляются конфигурационной памятью FPGA. В современных FPGA присутствует достаточное число трассироваочных линий разных типов (от локальных, соединяющих соседние КЛБ, до глобальных, пересекающих весь кристалл или его крупный регион). Как правило, числа трассировочных линий достаточно для выполнения всех соединений проекта, однако при высокой степени использования КЛБ и слишком сложных соединениях число трассировочных линий может оказаться недостаточным. Поэтому от FPGA не стоит ожидать 100%-го использования программируемых ячеек.

Реализацию цифровой схемы в FPGA можно проиллюстрировать следующим образом:

<center>[[File:FPGA architecture fragment.png|700x700px|безрамки]]</center>

В логические ячейки КЛБ заносятся требуемые таблицы истинности, при необходимости подключаются триггеры логических ячеек. Соединения с другими ячейками выполняются с помощью замыкания соответствующих коммутационных транзисторов в трассировочных линиях.

На рисунке видно, что две ячейки из всего массива оказались запрограммированы на реализацию определённой логической функции. Поскольку для реализации схемы одной ячейки оказалось недостаточно, её выход был подключён к входу другой ячейки, для чего задействованы трассировочные линии FPGA. Чтобы реализовать такую схему, необходимо задать режимы работы отдельных компонентов внутри ячеек, а также активировать цифровые ключи, соединяющие отдельные сегменты трассировочных линий. Настройки компонентов и информация о включенных/выключенных коммутаторах хранится в специальной памяти внутри FPGA. Поскольку эта память выполнена по технологии SRAM, она имеет неограниченное число циклов перезаписи, однако теряет информации при пропадании питания. Поэтому интерфейс программирования и внешняя энергозависимая микросхема являются обязательными для работы с FPGA.

На практике программирование ячеек и формирование трассировочных линий выполняется автоматически с помощью системы автоматизированного проектирования. Структура файла конфигурации является строго конфиденциальной информацией, и формирование такого файла может быть выполнено только с помощью САПР конкретного производителя FPGA.

Основные особенности подхода, реализованного в FPGA:
# FPGA подразумевают ''гранулярность'' схемы, это значит, что сложные с не равномерным использованием компонентов всё равно необходимо приводить к базовым возможностям логических ячеек, причём вероятнее всего какие-то возможности ячеек будут незадействованы;
# программируемые трассировачные линии имеют большую задержку распространения сигнала по сравнению с металлическими соединителями интегральных схем, поэтому рабочие частоты ПЛИС оказываются меньше, чем частоты заказных/полузаказных СБИС.

Таким образом, проекты на базе ПЛИС оказываются медленнее и дороже решения на базе стандартных (Standart Product) или специализированных микросхем (ASIC, ASSP – Application-Specific Integrated Circuit, Application-Specific Standart Product).
Но поскольку стоимость подготовки производства интегральных схем постоянно растёт и, например, для технологического процесса с нормой 32 нм достигала 200 млн. долларов США (по данным на 2012г), то разработка специализированной микросхемы оказывается экономически целесообразной только для массового производства.
А для устройств, выпускаемых небольшими тиражами ПЛИС являются подходящей элементной базой.

== Слайд: FPGA фирмы Xilinx==
Одним из основных производителей ПЛИС является фирма Xilinx.
В конце 90х годов основной линейкой FPGA среди продукции Xilinx была серия XC4000 (семейства XC4000E, XC4000XL и XC4000XLA).
Архитектура этой линейки оказалась довольно удачной, однако выяснилось, что в целом ряде проектов возможности стандартной ячейки ПЛИС используются далеко не полностью.
Возникла естественная альтернатива – использовать дорогие устройства с максимальной производительностью и полным набором функциональных возможностей или, напротив, дешевые ПЛИС, обеспечивающие базовые функции, требующиеся для большинства типовых проектов.
В результате фирма Xilinx начала выпускать различные серии FPGA, отвечающие упомянутым альтернативам.

Стандартное недорогое решение представляла серия Spartan, на смену которой пришли серии Artix (минимальная стоимость) и Kintex (умеренная стоимость при высокой производительности в задачах цифровой обработки сигналов), наилучшие технические характеристики достигаются в серии Virtex.
На данный момент активными являются семейства серии 7 – Artix-7, Spartan-7, Kintex-7, Virtex-7. Микросхемы UltraScale и UltraScale+ относятся к верхнему ценовому диапазону и предназначены для построения сложных систем с максимальной степенью интеграции компонентов на кристалле.
Ячейки серии Kintex ничем не отличаюися от ячеек более дорогой серии Virtex.

== Слайд:Архитектура FPGA фирмы Xilinx ==
Архитектура ранних семейств (например, XC4000) представляла собой прямоугольную сатрицу однотипных логических ячеек, окруженных блоками ввода-вывода. Такая архитектура выглядит однородно и в целом удобна для реализации самых разных цифровых схем. Однако с учётом сниженной тактовой частоты программируемой схемы и необходимостью тратить существенную часть площади кристалла на коммутационные линии и неиспользуемые ресурсы ячеек, выяснилось, что целый ряд широко используемых компонентов реализуется в FPGA крайне неэффективно.

Поэтому в начале 2000-х годов FPGA Xilinx кроме собственно логических ячеек содержали уже аппаратные блоки. В первую очередь были добавлены:
* блоки синхронной статической двухпортовой памяти (Block RAM, BRAM). В более современных семействах были добавлены также и более крупные блоки памяти UltaRAM;
* умножители независимых целочисленных операндов, позже превратившиеся в "блоки цифровой обработки сигналов", реализующие операцию "умножение с накоплением", обозначаемые как XtreameDSP или DSP48;
* высокоскоростные последовательные приемопередатчики (MultiGigabit Transceivers, MGT).

<center>[[File:Evolution of system architecture of FPGA.png|700x700px|безрамки]]</center>

Отдельным направлением ПЛИС, анонс которого состоялся в 2011 году, являются микросхемы класса All Programmable SoC (ППСНК, полностью программируемые системы на кристалле). Первыми из микросхем такого типа являются AP SoC семейства Zynq-7000.
Они включают в себя процессорное ядро ARM и матрицу программируемых логических ячеек, аналогичных применяемым в Artix или Kintex. Zynq-7000 имеют также разновидность Zynq-7000S, отличающуюся одноядерной, ане двухядерной подсистемой ARM.

Семейство UltaScale+ также включают микросхемы Zynq. ОНи обозначаются Zynq UltraScale+ и имеют несколько разновидностей.

Новым направлением архитектуры ПЛИС является анонсированная в 2018 году Adaptive Compute Acceleration Platform (ACAP), или адаптивная платформа ускорения вычислений.
В настоящее время она представлена серией Versal, первые образцы которой выпускаются по технологическому процессу с нормами 7 нм.
ПЛИС Versal объединяют матрицу программируемых ячеек, аппаратные процессоры ARM и сеть аппаратно реализованных 32-разрядных RISC-процессоров.

В настоящее время сохраняют некоторую актуальность недорогие ПЛИС Spartan-6, однако основной интерес представляет серия 7, представленная наибольшим числом разновидностей семейств.

Ниже диаграмма соответствия поколений ПЛИС Xilinx технолгическим процессам.

<center>[[File:FPGA generations.png|700x700px|безрамки]]</center>

=== Слайд:Аппаратный состав FPGA фирмы Xilinx ===
Итак, кроме логических ячеек и блоков вводв-выводв современные FPGA содержат большое число аппаратных блоков, реализующих часто используемые в цифровой схемотехнике функции.
Смысл размещения на кристалле таких блоков состоит в том, что те же узлы, выполняемые с помощью логических ячеек, будут именть больший размер и пониженное быстродействие.
В то же время аппаратная реализация часто используемых блоков несущественно увеличивает площадь кристалла и стоимость.

К аппаратным блокам размещённым в FPGA относятся:
* блоки синхронной статической двухпортовой памяти BRAM;
* блоки цифровой обработки сигналов "умножение с накоплением" Xtreme DSP;
* формирователи тактовых сигналов MMCM (Multi-Mode Clock Managers) и PLL (Phase-Locked Loop);
* скоростные последовательные приемопередатчики (MGT, Multi-Gigabit Transceivers);
* контроллеры PCI Express endpoint и root;
* процессорные ядра ARM (Zynq-700, Zynq-7000S, Zynq-US+).

Семейство Spartan-6 выполнено по нормам 45-нм. В состав семейства входят несколько микросхем в диапазоне логической ёмкости от 4 до 150 тысяч эквивалентных логических ячеек.
Стоит отметить, что характеристики и сферы применения FPGA всё больше ориентируются на аппаратные ядра в этих микросхемах.
Для семейств Spartan это блочная память и секции DSP. Они способны работать на высокой тактовой частоте (275...325 МГц в зависимости от класса скорости ПЛИС) и потребляют не больше энергии, чем аналогичные устройства в микроконтроллерах.

Важным преимуществом ПЛИС является возможность организовывать специальные вычислительные блоки построенные на базе секций DSP. Такие блоки могут работать полностью параллельно и обеспечивать суммарную производительность, превосходящую производительность не только микроконтроллеров, но и сигнальных процессоров.
Например, 16 секци DSP, работающие на частоте 200 МГц (это вполне достижимо для многих модулей ЦОС), дают суммарную производительность, эквивалентную гипотетическому процессору с тактовой частотой 3,2 ГГц.

ПЛИС обладает существенно меньшим разнообразием накристалльных периферийных устройств. Такие компоненты, как флеш-память или EEPROM, АЦП, ЦАП, USB, должны быть реализованы во внешних микросхемах.

В таблице ниже показаны сравнительные характеристики семейств начального уровня.
{| class=standard align=center
!Характеристика !! Spartan-6 !! Spartan-7!! Artix-7 !! Zynq-7000
|-
|Логические ячейки, тыс.||4-150||6-100||12-215||23-85
|-
|Блочная память, Мбит||0,2-4,8||0,18-4,3||0,72-13,1||1,8-4,9
|-
|Секции DSP||8-180||10-160||40-740||60-220
|-
|Приемопередатчики||0-8||-||2-16||0-16
|-
|Максимальная скорость приемопередатчиков, Гбит/с||3,2||-||6,6||6,6
|-
|Число программируемых внешних выводов, максимум||576||400||500||328
|}

=== Слайд:Логические ячейки FPGA===
Логические ячейки являются основным программируемым ресурсом FPGA, определяющим её архитектуру как таковую и наиболее универсальным с точки зрения функциональных возможностей.

В современных семействах, включая Spartan-6, серию 7 и последующие, ячейка состоит из 6-входовой таблицы истинности (LUT, Look-Up Table) и двух триггеров.

<center>[[File:Logic cell.png|700x700px|безрамки]]</center>

На протяжении развития FPGA архитектура логической ячейки претерпевала изменения, которые схематично можно проиллюстрировать следующим образом:

<center>[[File:Evolution of logic cell virtex.png|1100x1100px|безрамки]]</center>

<center>[[File:Evolution of logic cell Spartan.png|700x700px|безрамки]]</center>

Можно увидеть, что от 4-х входовой LUT ячейки перешли 6-и входовой и от одного триггера в ячейке к двум.

==== Слайд:Комбинационная логика на базе LUT====
Комбинационная логика реализуется в таких ячейках путём заполнения таблиц истинности, представляющих собой модули памяти. Комбинация состояний на входах для такого модуля является адресом ячейки, хранящей ребуемое значение выхода.
Такой подход позволяет реализовать произвольную логическую функцию, поскольку независимо от сложности схемы все возможные состояния выхода записываются в память.
Эта память представляет собой ОЗУ, и её содержимое записывается в процессе загрузки конфигурации FPGA.

LUT реализует любую функцию с не более чем 6 операндами. Кроме того, возможно использование LUT в режимес частично совмещёнными входами, когда память разбивается на два фрагмента по 21 бита, давая возможность сформировать две логические функции с не более чем 5 операндами каждая.
При этом, поскольку в самой LUT всехо 6 входов, часть входов должна быть обобщена. Такой режим используется САПР по мере возможности.

<center>[[File:6-LUT.png|700x700px|безрамки]]</center>

==== Слайд:LUT в режиме распределенной памяти (distributed memory)====
LUT могут также использоваться в режимах распределенной памяти (distributed memory) и сдвиговых регистров.
Поскольку логический генератор представляет собой элемент статической памяти, который хранит таблицу истинности в явном виде, его можно использовать по прямому назначению – в качестве обычного компонента памяти.

Распределённая память может работать в однопортовом или простом двухпортовом (Simple dual-port) режимах. Простой двухпортовый режим имеет ограничение, что только один порт может использоваться для чтения и записи, а второй предназначен только для чтения.
На рисунке ниже элемент распределённой памяти, который имеет следующие сигналы:
* we – сигнал разрешения записи;
* d – данные для записи
* wclk – вход тактового сигнала;
* a – адрес для чтения/записи;
* dpra – адрес для чтения, второй порт (dual port read address);
* spo – выход первого порта (single port output);
* dpo – выход второго порта (dual port output).
<center>[[File:Distributed mem RAM16X1D.png|700x700px|безрамки]]</center>

Распределённая память удобна для организации небольших блоков данных – буферов, линий задержки, небольших таблиц. Реализация больших блоков на распределённой памяти в общем случае нецелесообразна из-за сильной фрагментации такого блока.
Для объёмов в 512 слов и больше удобнее использовать блочную память.

Тем не менее распределённая память обладает важным свойством, отсутсвующим у блочной памяти, – она допускает асинхронное чтение.

==== Слайд:Сдвиговый регистр на базе LUT====
Другой вариант использования логического генератога – реализация на его базе сдвигового регистра.
Ниже представленно графическое обозначение такого компонента, который имеет следующие сигналы:
* D – данные для записи в сдвиговый регистр;
* CLK – тактовый сигнал;
* A – адресный вход;
* Q – выход данных.

<center>[[File:Shift register based on LUT.png|700x700px|безрамки]]</center>

В простейшем варианте сдвиговый регистр может представлять собой модуль, задерживающий входной сигнал на N тактов.

LUT в режиме сдвигового регистра может использоваться совместно с триггером той же логической ячейки, увеличивая глубину сдвигового регистра на 1.

==== Слайд:Триггер в логической ячейке====
Один из вариантов графического изображения триггера представленно ниже:
<center>[[File:Logic cell trigger.png|700x700px|безрамки]]</center>

Где триггер может иметь следующие сигналы:
* C – вход тактового сигнала;
* D – вход данных;
* CE – вход разрешения записи (clocl enable);
* CLR – вход ассинхронного сброса (clear);
* PRE – вход ассинхронной установки в логическую единицу (pre-set);
* R – вход синхронного сброса (reset);
* S – вход синхронной установки в логическую единицу (set);
* Q – выход данных.

Физически существует только по одному сигналу сброса/установки S/R.
Сброс, установка (синхронные или ассинхронные) реализуются путём комбинирования триггера с другими ресурсами ячейки.

=== Слайд:Секция (slice) в FPGA===
Логические ячейки входят в состав ''секции'' (slice), которая объединяет 4 логические ячейки. Понятие секции введено потому, что кроме LUT и триггеров она имеет дополнительные компоненты.

Дополнительные компоненты секции – это цепи '''ускоренного переноса''' и '''мультиплексоры'''. Цепи ускоренного переноса служат для построения сумматоров и вычитателей.
Поскольку операции сложения и вычитания широко используются в цифровой схемотехнике, для них в ячейку были добавлены специальные компоненты, которые вычисляют сумму и передают бит переноса на следующий аналогичный компонент соседней секции.
'''Синтезаторы автоматически поддерживают такие конструкции, поэтому выражения вида a + b будут реализованы с использованием цепей ускорения переноса.'''
Не следует пытаться описывать сумматоры с помощью эквивалентных логических выражений, поскольку в этом случае они будут реализованы в виде таблиц истинности в LUT, а не на базе специализированных цепей.

Дополнительные мультиплексоры F7MUX объединяют выходы двух LUT. Эти блоки могут быть полезны в ряде случаев, уменьшая число LUT, требуемых для построения логического узла. Например, схема с 7 входами может быть реализована не на двух LUT, а на связке LUT + F7MUX.
'''Такие преобразования автоматически выполняются синтезатором''' и обычно не требуют мпециального внимания разработчика.

=== Слайд:Конфигурируемый логический блок (Configurable Logic Block) в FPGA===
Две секции образуют конфигурируемы логический блок (КЛБ, CLB – Configurable Logic Block).
Рассматривать КЛБ можно начать с семейства Spartan-6, поскольку в нём появилось заметное нововведение в виде трёх разновидностей логической ячейки.
Полезной осбенностью FPGA Xilinx традиционно являлась возсожность использования LUT в режимах распределённой памяти 1x16 или свдигового регистра.
Впоследствии число таких универсальных ячеек было сокращено, и появились секции SliceM и SliceL (символы M и L обозначают Memory и Logic соответсвенно, т.е. ряд ячеек мог реализовывать функцию памяти, а остальные – только логику).
Вместе с тем оба типа секций располагались в рамках каждого КЛБ, т.е. оба типа секций распределялись равномерно по всей матрице КЛБ.
В Spartan-6 появился третий тип – SliceX. Это менее мощная разновидность секции, поскольку в ней отсутствует цепь ускоренного переноса, т.е. такая секция не может служить для организации сложения или вычитания.

В итоге в КЛБ Spartan-6 оказываются следующие секции:
* SliceM – универсальная секция с LUT, конфигурируемым во всех режимах, а также с линиями ускоренного переноса;
* SliceL – LUT конфигурируется только как логический генератор, есть цепи ускоренного переноса;
* SliceX – LUT конфигурируется только как логический генератор, нет цепей ускоренного переноса.
Их двух КЛБ один содержит пару секций SliceL+SliceX, а другой – SliceM+SliceX.
Такие КЛБ называются CLB_LX и CLB_MX соответсвенн.

Для эффективного использования ресурсов логических ячеек и секций следует обращать внимание на возможность реализации сложения/вычитания с помощью цепей ускоренного переноса, а мультплексоров – с применением дополнительных мультиплексоров секций.
Для этого '''операции сложения/вычитания и мультиплексирование (например, с помощью конструкций switch или case в VHDL) рекомендуется использовать по мере возможностей'''.

=== Слайд:Отличия секций серии 7 и UltaScale от секций Spartan-6 ===
В серии 7 используется комбинация из одной секции SliceM и трёх секций SliceL. Секции SliceX Не используются, таким образом, все секции имеют цепи ускоренного переноса.

Кроме мультиплексоров F7MUX, объединяющих выходы двух LUT, в секциях серии 7 есть мультиплексоры F8MUX, объединяющие выходы двух F7MUX.
Таким образом, некоторые варианты схем могут быть реализованы с использованием меньшего числа секций в ПЛИС серии 7 по сравнению с Spartan-6.

В семействе UltaScale, следующим за серией 7, выходы мультиплексоров F8MUX объединяются мультиплексором F9MUX. Все мультиплексоры применяются синтезатором автоматически, без явного участия разработчика.


Можно выделить основные компоненты секции:
* таблицы истинности (4 шт.);
* триггеры (8 шт.);
* мультиплексоры F7MUX и F8MUX;
* цепь ускоренного переноса.

=== Слайд:Блоки ввода вывода в FPGA===
Блоки ввода-вывода связвывают FPGA с внешними устройствами.
Они представляют собой двунаправленные цифровые выводы, которые могут программироваться как по направлению (вход, выход, выход с третьим состоянием, двунаправленный вывод),
так и по типу электрического интерфейса (ТТЛ, КМОП, LVDS и т.д., всего более 40 типов интерфейсов, включая дифференциальные).
Блоки могут попарно объединяться для реализации дифференциальных интерфейсов (например, LVDS). Необходимо учитывать, что выводы не могут образовывать пары в произвольном порядке – каждая пара строго фиксирована в корпусе ПЛИС.

ВСТАВИТЬ РИСУНОК

На рисунке выше символы P и N обозначают непосредственно контактные площадки, подключенные к выводам корпуса ПЛИС.

=== Слайд:Блочная память в FPGA===
Блочная память является показательным примером встроенного аппаратного ресурса, повышающего эффективность ПЛИС при решении типовых задач схемотехники.
Блок памяти занимает гораздо меньше места, чем аналогичный по ёмкости блок, выполненный на распределённой памяти логических ячеек, и к тому же обладает высокими характеристиками производительности.
Память является "истинно двухпортовой" (true dual port).
Это означает, что она имеет два независимых набора сигналов, допускающих проведение операций чтения или записи одновременно.
Альтернативой является разновидность ''simple dual-port'', когда только один порт допускает и чтение, и запись, а второй работает в режиме "только чтение".

Память в Spartan-6 размещается блоками по 18 кбит. Графическое представление компонента блочной памяти показано ниже, где сигналы имеют следующие обозначения (сигналы с именами заканчивающимися на A и B соответсвуют портам A и B):
* ADDRA, ADDRB – входы адреса;
* DIA, DIB – входы данных для записи;
* DIPA, DIPB – дополнительные разряды двходов данных;
* WEA, WEB – входы разрешения записи;
* CLKA, CLKB – тактовые сигналы;
* ENA, ENB – сигналы разрешения работы;
* REGCA, REGCB – разрешение записи во внутренний конвейеризирующий регистр данных;
* RSTA, RSTB – входы сброса внутренних регистров данных (сброс массива ячеек памяти с помощью этих сигналов невозможен);
* DOA, DOB – выходы данных;
* DOPA, DOPB – дополнительные разряды выходов данных.

<center>[[File:RAMB16WER.png|700x700px|безрамки]]</center>

Память, несмотря на физическую организацию в виде массива 1024 X 18 бит, может выступать в различных конфигурациях: 16k X 1, 8k x 2, 4k x 4, 2k x 9, 1k x 18, 512 x 36.
Разработчик сожет самостоятельно контролировать используемый режим или использовать результаты синтеза.


Память BRAM может быть автоматически сгенерирована синтезатором на основе анализа исходных текстов проекта. Разработчик может принудительно задать использование такой памяти в проекте, установив подключение сигналов (component instantiation).



При одновременном доступе к ячейке памяти по двум портам, когда один из портов производит запись, а другой – чтение, возможны следующие режимы работы:
* чтение перед записью (read before write) – порт, выполняющий чтение, выдаёт старое значение ячейки памяти, в которую производится запись по другому порту;
* чтение после записи (read after write) – порт, выполняющий чтение, выдаёт значение, которое записывается по другому порту;
* нет чтения при записи (no read on write), состояние порта не изменяется.
В последнем случае речь идёт не об отстуствии записи в ячейку, а о сохранении состояния выходного регистра модуля памяти.



=== Слайд:Секции DSP48 в FPGA===

=== Слайд:Тактовые ресурсы FPGA===
Для повышения надежности работы проектов на базе FPGA применяемвые схемы должны быть синхронными, поскольку большинство приёмов, основанных на ассинхронной схемотехнике хотя и реализуемы технически для FPGA, однако часто приводят к нестабильной работе.
Это связано с тем, что уменьшение технологических норм и повышение тактовых частот делают цифровые схемы крайне чувствительными к особенностям трассировки, технологическому разбросу параметров, температуре и колебаниям напряжения питания.

Основные параметры тактового сигнала:
* период;
* jitter ("дрожание");
* skew (время нарастания фронта).

ВСТАВИТЬ РИСУНОК

Время нарастания фронта обычно измеряется от уровня 10% максимального напряжения до 90% (в некоторых случаях – 20% ... 80%).
Это связано с тем, что непосредственно вблизи нуля и максимального напряжения форма сигнала обычна искажена и на практике точного нуля и максимума фронт может и не достигать.
В то же время параметр skew важен тем, что срабатывание может произойти при различных уровнях напряжения по мере прихода фронта.
Возможна ситуация, когда один триггер воспримет фронт в положении ближе к максимуму, а следующий за ним – на начальном участке.
В этом случае вместо номинального значения периода интервал между срабатываниями последовательно включенных триггеров будет меньше на величину времени нарастания сигнала.

Понятие jitter соответствует эффекту "дрожания" фронта относительно его номинального положения на временной оси.
Это связано с нестабильностью частоты тактового генератора.
Так же, как и для параметра skew, возможно ситуация, когда первый триггер сработает по положению фронта, пришедшего с максимальной задержкой, а следующий фронт придёт с минимальной задержкой.
В этом случае интервал времени для распространения сигнала по линии данных должен быть уменьшен ещё и на величину jitter.

Из-за наличия упомянутых эффектов тактовый сигнал желательно иметь с минимально возможными значениями параметров skew и jitter.
Поэтому необходимо применять специальные формирователи (буферные элементы), обеспечивающие минимальное значение skew, и генераторы, минимизирующие jitter.
Такие компоненты имеются на кристаллах современных ПЛИС.

Все синхронные компоненты (триггеры, блочная память, блоки DSP) получают тактовый сигнал по выделенным линиям, который проложены по кристаллу так, чтобы минимизировать неравномерность распространения сигнала.
Если использовать именно эти ресурсы, то можно считать, что все синхронные компоненты работают одновременно.
В противном случае возможно возникновение так называемых "гонок фронтов", когда фронт тактового сигнала приходит на отдельные компоненты в разные моменты времени и в кристалле будут одновременно существовать данные, относящиеся к разным отсчётам тактового сигнала.
Комбинация сигналов, относящихся к разным тактам, скорее всего приведёт к неправильному поведению схемы.
Нельзя сказать, что такие ситуация происходят всегда, однако следует уделить внимание этому вопросы при проектировании.

В ПЛИС Spartan-6 предусмотрены специальные буферы для распространения тактового сигнала, однако они расположены только в определённых блоках ввода/вывода, которые помечены в документации.

=== Слайд:Высокоскоростные последовательные приемопередатчики FPGA===

=== Слайд:Аппаратные контроллеры PCI Express===

=== Слайд:Модуль DeviceDNA===

=== Слайд:Модуль AMS (Agile Mixed Signal, только для серии 7)===

==TODO:==
* Какие основные поставщики?
* Структура CPLD фирмы XILINX

Проектирование цифровых систем на языках описания аппаратуры/Лекция 16

2020-12-01T21:18:17Z

Yura: /* Слайд:Тактовые ресурсы FPGA */

{{ПЦСЯОА TOC}}

<slideshow style="nobook" headingmark="Слайд:" incmark=":step" scaled="true">
;title: Проектирование схем на FPGA
;author: Ланкевич Ю.Ю.
</slideshow>

== Слайд:Введение в проектирование схем на ПЛИС ==
Основные современные типы ПЛИС:
* CPLD – Complex Programmable Logic Devices – сложные программируемые логические устройства;
* FPGA – Field Programmable Array – программируемые пользователем вентильные матрицы.

== Слайд: общие сведения о CPLD ==
Идеей CPLD является реализация нескольких узлов на одном кристалле, добавляя к ним возможности передачи сигналов между узлами. Современные микросхемы CPLD имеют программируемые узлы на основе флеш памяти, т.е. являются многократно программируемыми, и содержат блоки из 18 или 16 триггеров вместе с соответсвующей матрицей вентилей И-ИЛИ. Такие ПЛИС обладают предсказуемыми задержками распространения сигнала (входные сигналы проходят через несложную схему вентелей и коммутационных узлов), пркатически не требуют внешних компонентов и удобны для работы в качестве "''glue logic''", т.е. микросхем, выполняющих в устройстве сопряжение более сложных устройств и заменяющих на печатной плате множество более простых микросхем, состоящих из нескольких вентелей.

Недостатком архитектуры CPLD является сложность построения более ёмких микросхем. Существующие в настоящее время CPLD состоят из десятков-сотен триггеров и практически не получают преимуществ от перехода к новым технологическим процессам.

Микросхемы с архитектурой CPLD в настоящее время всё ещё выпускаются компанией Xilinx. Это серия CoolRunner-II, которую рассмотрим далее.

== Слайд: общие сведения об FPGA ==
Программируемые микросхемы с архитектурой FPGA имеют в основе набор конфигурируемых блоков (логических ячеек), содержащих базовые компоненты цифровой логики – логические элементы и триггеры. Отдельные ячейки соединяются друг с другом с помощью программируемых трассировачных линий, как показано на рисунке ниже.

Идеей, реализованной в FPGA, является прямое задание логических функций в виде таблицы истинности (LUT, Look-Up Table). Вместо коммутации вентилей ИЛИ и И таблица истинности представляет собой просто блок памяти, на адресные входы которого подаются входные логические сигналы. Их комбинация естественным образом выбирает одну из ячеек таблицы, в которой хранится требуемое состояние ячейки – 0 или 1. Таким образом, LUT в FPGA может реализовать любую логическую функцию, если число её входов не превышает число входов LUT. Долгое время LUT в FPGA имели 4 входа, т.е. содержали 16 однобитовых ячеек памяти. Комбинация "4-входовый логический генератор и триггер" получила название "эквивалентная логическая ячейка" (''equivalent logic cell'') и часто используется для определения сложности схемы, хотя современные FPGA используют уже 6-входовые LUT.

Несколько логических ячеек объединяются в конфигурируемые логические блоки (КЛБ, Configurable Logic Block, CLB). Между блоками КЛБ, размещёнными на кристалле в виде прямоугольной матрицы, проложены программируемые трассировочные линии, а по периметру микросхемы располагаются программируемые блоки ввода-выводв (БВВ).

<center>[[File:Programmable resources of FPGA.png|700x700px|безрамки]]</center>

Соединение КЛБ трассировочными линиями также может регулироваться. На пересечении вертикальных и горизонтальных линий расположены программируемые трассировочные матрицы (Programmable Routing Matrix), которые так же, как LUT, управляются конфигурационной памятью FPGA. В современных FPGA присутствует достаточное число трассироваочных линий разных типов (от локальных, соединяющих соседние КЛБ, до глобальных, пересекающих весь кристалл или его крупный регион). Как правило, числа трассировочных линий достаточно для выполнения всех соединений проекта, однако при высокой степени использования КЛБ и слишком сложных соединениях число трассировочных линий может оказаться недостаточным. Поэтому от FPGA не стоит ожидать 100%-го использования программируемых ячеек.

Реализацию цифровой схемы в FPGA можно проиллюстрировать следующим образом:

<center>[[File:FPGA architecture fragment.png|700x700px|безрамки]]</center>

В логические ячейки КЛБ заносятся требуемые таблицы истинности, при необходимости подключаются триггеры логических ячеек. Соединения с другими ячейками выполняются с помощью замыкания соответствующих коммутационных транзисторов в трассировочных линиях.

На рисунке видно, что две ячейки из всего массива оказались запрограммированы на реализацию определённой логической функции. Поскольку для реализации схемы одной ячейки оказалось недостаточно, её выход был подключён к входу другой ячейки, для чего задействованы трассировочные линии FPGA. Чтобы реализовать такую схему, необходимо задать режимы работы отдельных компонентов внутри ячеек, а также активировать цифровые ключи, соединяющие отдельные сегменты трассировочных линий. Настройки компонентов и информация о включенных/выключенных коммутаторах хранится в специальной памяти внутри FPGA. Поскольку эта память выполнена по технологии SRAM, она имеет неограниченное число циклов перезаписи, однако теряет информации при пропадании питания. Поэтому интерфейс программирования и внешняя энергозависимая микросхема являются обязательными для работы с FPGA.

На практике программирование ячеек и формирование трассировочных линий выполняется автоматически с помощью системы автоматизированного проектирования. Структура файла конфигурации является строго конфиденциальной информацией, и формирование такого файла может быть выполнено только с помощью САПР конкретного производителя FPGA.

Основные особенности подхода, реализованного в FPGA:
# FPGA подразумевают ''гранулярность'' схемы, это значит, что сложные с не равномерным использованием компонентов всё равно необходимо приводить к базовым возможностям логических ячеек, причём вероятнее всего какие-то возможности ячеек будут незадействованы;
# программируемые трассировачные линии имеют большую задержку распространения сигнала по сравнению с металлическими соединителями интегральных схем, поэтому рабочие частоты ПЛИС оказываются меньше, чем частоты заказных/полузаказных СБИС.

Таким образом, проекты на базе ПЛИС оказываются медленнее и дороже решения на базе стандартных (Standart Product) или специализированных микросхем (ASIC, ASSP – Application-Specific Integrated Circuit, Application-Specific Standart Product).
Но поскольку стоимость подготовки производства интегральных схем постоянно растёт и, например, для технологического процесса с нормой 32 нм достигала 200 млн. долларов США (по данным на 2012г), то разработка специализированной микросхемы оказывается экономически целесообразной только для массового производства.
А для устройств, выпускаемых небольшими тиражами ПЛИС являются подходящей элементной базой.

== Слайд: FPGA фирмы Xilinx==
Одним из основных производителей ПЛИС является фирма Xilinx.
В конце 90х годов основной линейкой FPGA среди продукции Xilinx была серия XC4000 (семейства XC4000E, XC4000XL и XC4000XLA).
Архитектура этой линейки оказалась довольно удачной, однако выяснилось, что в целом ряде проектов возможности стандартной ячейки ПЛИС используются далеко не полностью.
Возникла естественная альтернатива – использовать дорогие устройства с максимальной производительностью и полным набором функциональных возможностей или, напротив, дешевые ПЛИС, обеспечивающие базовые функции, требующиеся для большинства типовых проектов.
В результате фирма Xilinx начала выпускать различные серии FPGA, отвечающие упомянутым альтернативам.

Стандартное недорогое решение представляла серия Spartan, на смену которой пришли серии Artix (минимальная стоимость) и Kintex (умеренная стоимость при высокой производительности в задачах цифровой обработки сигналов), наилучшие технические характеристики достигаются в серии Virtex.
На данный момент активными являются семейства серии 7 – Artix-7, Spartan-7, Kintex-7, Virtex-7. Микросхемы UltraScale и UltraScale+ относятся к верхнему ценовому диапазону и предназначены для построения сложных систем с максимальной степенью интеграции компонентов на кристалле.
Ячейки серии Kintex ничем не отличаюися от ячеек более дорогой серии Virtex.

== Слайд:Архитектура FPGA фирмы Xilinx ==
Архитектура ранних семейств (например, XC4000) представляла собой прямоугольную сатрицу однотипных логических ячеек, окруженных блоками ввода-вывода. Такая архитектура выглядит однородно и в целом удобна для реализации самых разных цифровых схем. Однако с учётом сниженной тактовой частоты программируемой схемы и необходимостью тратить существенную часть площади кристалла на коммутационные линии и неиспользуемые ресурсы ячеек, выяснилось, что целый ряд широко используемых компонентов реализуется в FPGA крайне неэффективно.

Поэтому в начале 2000-х годов FPGA Xilinx кроме собственно логических ячеек содержали уже аппаратные блоки. В первую очередь были добавлены:
* блоки синхронной статической двухпортовой памяти (Block RAM, BRAM). В более современных семействах были добавлены также и более крупные блоки памяти UltaRAM;
* умножители независимых целочисленных операндов, позже превратившиеся в "блоки цифровой обработки сигналов", реализующие операцию "умножение с накоплением", обозначаемые как XtreameDSP или DSP48;
* высокоскоростные последовательные приемопередатчики (MultiGigabit Transceivers, MGT).

<center>[[File:Evolution of system architecture of FPGA.png|700x700px|безрамки]]</center>

Отдельным направлением ПЛИС, анонс которого состоялся в 2011 году, являются микросхемы класса All Programmable SoC (ППСНК, полностью программируемые системы на кристалле). Первыми из микросхем такого типа являются AP SoC семейства Zynq-7000.
Они включают в себя процессорное ядро ARM и матрицу программируемых логических ячеек, аналогичных применяемым в Artix или Kintex. Zynq-7000 имеют также разновидность Zynq-7000S, отличающуюся одноядерной, ане двухядерной подсистемой ARM.

Семейство UltaScale+ также включают микросхемы Zynq. ОНи обозначаются Zynq UltraScale+ и имеют несколько разновидностей.

Новым направлением архитектуры ПЛИС является анонсированная в 2018 году Adaptive Compute Acceleration Platform (ACAP), или адаптивная платформа ускорения вычислений.
В настоящее время она представлена серией Versal, первые образцы которой выпускаются по технологическому процессу с нормами 7 нм.
ПЛИС Versal объединяют матрицу программируемых ячеек, аппаратные процессоры ARM и сеть аппаратно реализованных 32-разрядных RISC-процессоров.

В настоящее время сохраняют некоторую актуальность недорогие ПЛИС Spartan-6, однако основной интерес представляет серия 7, представленная наибольшим числом разновидностей семейств.

Ниже диаграмма соответствия поколений ПЛИС Xilinx технолгическим процессам.

<center>[[File:FPGA generations.png|700x700px|безрамки]]</center>

=== Слайд:Аппаратный состав FPGA фирмы Xilinx ===
Итак, кроме логических ячеек и блоков вводв-выводв современные FPGA содержат большое число аппаратных блоков, реализующих часто используемые в цифровой схемотехнике функции.
Смысл размещения на кристалле таких блоков состоит в том, что те же узлы, выполняемые с помощью логических ячеек, будут именть больший размер и пониженное быстродействие.
В то же время аппаратная реализация часто используемых блоков несущественно увеличивает площадь кристалла и стоимость.

К аппаратным блокам размещённым в FPGA относятся:
* блоки синхронной статической двухпортовой памяти BRAM;
* блоки цифровой обработки сигналов "умножение с накоплением" Xtreme DSP;
* формирователи тактовых сигналов MMCM (Multi-Mode Clock Managers) и PLL (Phase-Locked Loop);
* скоростные последовательные приемопередатчики (MGT, Multi-Gigabit Transceivers);
* контроллеры PCI Express endpoint и root;
* процессорные ядра ARM (Zynq-700, Zynq-7000S, Zynq-US+).

Семейство Spartan-6 выполнено по нормам 45-нм. В состав семейства входят несколько микросхем в диапазоне логической ёмкости от 4 до 150 тысяч эквивалентных логических ячеек.
Стоит отметить, что характеристики и сферы применения FPGA всё больше ориентируются на аппаратные ядра в этих микросхемах.
Для семейств Spartan это блочная память и секции DSP. Они способны работать на высокой тактовой частоте (275...325 МГц в зависимости от класса скорости ПЛИС) и потребляют не больше энергии, чем аналогичные устройства в микроконтроллерах.

Важным преимуществом ПЛИС является возможность организовывать специальные вычислительные блоки построенные на базе секций DSP. Такие блоки могут работать полностью параллельно и обеспечивать суммарную производительность, превосходящую производительность не только микроконтроллеров, но и сигнальных процессоров.
Например, 16 секци DSP, работающие на частоте 200 МГц (это вполне достижимо для многих модулей ЦОС), дают суммарную производительность, эквивалентную гипотетическому процессору с тактовой частотой 3,2 ГГц.

ПЛИС обладает существенно меньшим разнообразием накристалльных периферийных устройств. Такие компоненты, как флеш-память или EEPROM, АЦП, ЦАП, USB, должны быть реализованы во внешних микросхемах.

В таблице ниже показаны сравнительные характеристики семейств начального уровня.
{| class=standard align=center
!Характеристика !! Spartan-6 !! Spartan-7!! Artix-7 !! Zynq-7000
|-
|Логические ячейки, тыс.||4-150||6-100||12-215||23-85
|-
|Блочная память, Мбит||0,2-4,8||0,18-4,3||0,72-13,1||1,8-4,9
|-
|Секции DSP||8-180||10-160||40-740||60-220
|-
|Приемопередатчики||0-8||-||2-16||0-16
|-
|Максимальная скорость приемопередатчиков, Гбит/с||3,2||-||6,6||6,6
|-
|Число программируемых внешних выводов, максимум||576||400||500||328
|}

=== Слайд:Логические ячейки FPGA===
Логические ячейки являются основным программируемым ресурсом FPGA, определяющим её архитектуру как таковую и наиболее универсальным с точки зрения функциональных возможностей.

В современных семействах, включая Spartan-6, серию 7 и последующие, ячейка состоит из 6-входовой таблицы истинности (LUT, Look-Up Table) и двух триггеров.

<center>[[File:Logic cell.png|700x700px|безрамки]]</center>

На протяжении развития FPGA архитектура логической ячейки претерпевала изменения, которые схематично можно проиллюстрировать следующим образом:

<center>[[File:Evolution of logic cell virtex.png|1100x1100px|безрамки]]</center>

<center>[[File:Evolution of logic cell Spartan.png|700x700px|безрамки]]</center>

Можно увидеть, что от 4-х входовой LUT ячейки перешли 6-и входовой и от одного триггера в ячейке к двум.

==== Слайд:Комбинационная логика на базе LUT====
Комбинационная логика реализуется в таких ячейках путём заполнения таблиц истинности, представляющих собой модули памяти. Комбинация состояний на входах для такого модуля является адресом ячейки, хранящей ребуемое значение выхода.
Такой подход позволяет реализовать произвольную логическую функцию, поскольку независимо от сложности схемы все возможные состояния выхода записываются в память.
Эта память представляет собой ОЗУ, и её содержимое записывается в процессе загрузки конфигурации FPGA.

LUT реализует любую функцию с не более чем 6 операндами. Кроме того, возможно использование LUT в режимес частично совмещёнными входами, когда память разбивается на два фрагмента по 21 бита, давая возможность сформировать две логические функции с не более чем 5 операндами каждая.
При этом, поскольку в самой LUT всехо 6 входов, часть входов должна быть обобщена. Такой режим используется САПР по мере возможности.

<center>[[File:6-LUT.png|700x700px|безрамки]]</center>

==== Слайд:LUT в режиме распределенной памяти (distributed memory)====
LUT могут также использоваться в режимах распределенной памяти (distributed memory) и сдвиговых регистров.
Поскольку логический генератор представляет собой элемент статической памяти, который хранит таблицу истинности в явном виде, его можно использовать по прямому назначению – в качестве обычного компонента памяти.

Распределённая память может работать в однопортовом или простом двухпортовом (Simple dual-port) режимах. Простой двухпортовый режим имеет ограничение, что только один порт может использоваться для чтения и записи, а второй предназначен только для чтения.
На рисунке ниже элемент распределённой памяти, который имеет следующие сигналы:
* we – сигнал разрешения записи;
* d – данные для записи
* wclk – вход тактового сигнала;
* a – адрес для чтения/записи;
* dpra – адрес для чтения, второй порт (dual port read address);
* spo – выход первого порта (single port output);
* dpo – выход второго порта (dual port output).
<center>[[File:Distributed mem RAM16X1D.png|700x700px|безрамки]]</center>

Распределённая память удобна для организации небольших блоков данных – буферов, линий задержки, небольших таблиц. Реализация больших блоков на распределённой памяти в общем случае нецелесообразна из-за сильной фрагментации такого блока.
Для объёмов в 512 слов и больше удобнее использовать блочную память.

Тем не менее распределённая память обладает важным свойством, отсутсвующим у блочной памяти, – она допускает асинхронное чтение.

==== Слайд:Сдвиговый регистр на базе LUT====
Другой вариант использования логического генератога – реализация на его базе сдвигового регистра.
Ниже представленно графическое обозначение такого компонента, который имеет следующие сигналы:
* D – данные для записи в сдвиговый регистр;
* CLK – тактовый сигнал;
* A – адресный вход;
* Q – выход данных.

<center>[[File:Shift register based on LUT.png|700x700px|безрамки]]</center>

В простейшем варианте сдвиговый регистр может представлять собой модуль, задерживающий входной сигнал на N тактов.

LUT в режиме сдвигового регистра может использоваться совместно с триггером той же логической ячейки, увеличивая глубину сдвигового регистра на 1.

==== Слайд:Триггер в логической ячейке====
Один из вариантов графического изображения триггера представленно ниже:
<center>[[File:Logic cell trigger.png|700x700px|безрамки]]</center>

Где триггер может иметь следующие сигналы:
* C – вход тактового сигнала;
* D – вход данных;
* CE – вход разрешения записи (clocl enable);
* CLR – вход ассинхронного сброса (clear);
* PRE – вход ассинхронной установки в логическую единицу (pre-set);
* R – вход синхронного сброса (reset);
* S – вход синхронной установки в логическую единицу (set);
* Q – выход данных.

Физически существует только по одному сигналу сброса/установки S/R.
Сброс, установка (синхронные или ассинхронные) реализуются путём комбинирования триггера с другими ресурсами ячейки.

=== Слайд:Секция (slice) в FPGA===
Логические ячейки входят в состав ''секции'' (slice), которая объединяет 4 логические ячейки. Понятие секции введено потому, что кроме LUT и триггеров она имеет дополнительные компоненты.

Дополнительные компоненты секции – это цепи '''ускоренного переноса''' и '''мультиплексоры'''. Цепи ускоренного переноса служат для построения сумматоров и вычитателей.
Поскольку операции сложения и вычитания широко используются в цифровой схемотехнике, для них в ячейку были добавлены специальные компоненты, которые вычисляют сумму и передают бит переноса на следующий аналогичный компонент соседней секции.
'''Синтезаторы автоматически поддерживают такие конструкции, поэтому выражения вида a + b будут реализованы с использованием цепей ускорения переноса.'''
Не следует пытаться описывать сумматоры с помощью эквивалентных логических выражений, поскольку в этом случае они будут реализованы в виде таблиц истинности в LUT, а не на базе специализированных цепей.

Дополнительные мультиплексоры F7MUX объединяют выходы двух LUT. Эти блоки могут быть полезны в ряде случаев, уменьшая число LUT, требуемых для построения логического узла. Например, схема с 7 входами может быть реализована не на двух LUT, а на связке LUT + F7MUX.
'''Такие преобразования автоматически выполняются синтезатором''' и обычно не требуют мпециального внимания разработчика.

=== Слайд:Конфигурируемый логический блок (Configurable Logic Block) в FPGA===
Две секции образуют конфигурируемы логический блок (КЛБ, CLB – Configurable Logic Block).
Рассматривать КЛБ можно начать с семейства Spartan-6, поскольку в нём появилось заметное нововведение в виде трёх разновидностей логической ячейки.
Полезной осбенностью FPGA Xilinx традиционно являлась возсожность использования LUT в режимах распределённой памяти 1x16 или свдигового регистра.
Впоследствии число таких универсальных ячеек было сокращено, и появились секции SliceM и SliceL (символы M и L обозначают Memory и Logic соответсвенно, т.е. ряд ячеек мог реализовывать функцию памяти, а остальные – только логику).
Вместе с тем оба типа секций располагались в рамках каждого КЛБ, т.е. оба типа секций распределялись равномерно по всей матрице КЛБ.
В Spartan-6 появился третий тип – SliceX. Это менее мощная разновидность секции, поскольку в ней отсутствует цепь ускоренного переноса, т.е. такая секция не может служить для организации сложения или вычитания.

В итоге в КЛБ Spartan-6 оказываются следующие секции:
* SliceM – универсальная секция с LUT, конфигурируемым во всех режимах, а также с линиями ускоренного переноса;
* SliceL – LUT конфигурируется только как логический генератор, есть цепи ускоренного переноса;
* SliceX – LUT конфигурируется только как логический генератор, нет цепей ускоренного переноса.
Их двух КЛБ один содержит пару секций SliceL+SliceX, а другой – SliceM+SliceX.
Такие КЛБ называются CLB_LX и CLB_MX соответсвенн.

Для эффективного использования ресурсов логических ячеек и секций следует обращать внимание на возможность реализации сложения/вычитания с помощью цепей ускоренного переноса, а мультплексоров – с применением дополнительных мультиплексоров секций.
Для этого '''операции сложения/вычитания и мультиплексирование (например, с помощью конструкций switch или case в VHDL) рекомендуется использовать по мере возможностей'''.

=== Слайд:Отличия секций серии 7 и UltaScale от секций Spartan-6 ===
В серии 7 используется комбинация из одной секции SliceM и трёх секций SliceL. Секции SliceX Не используются, таким образом, все секции имеют цепи ускоренного переноса.

Кроме мультиплексоров F7MUX, объединяющих выходы двух LUT, в секциях серии 7 есть мультиплексоры F8MUX, объединяющие выходы двух F7MUX.
Таким образом, некоторые варианты схем могут быть реализованы с использованием меньшего числа секций в ПЛИС серии 7 по сравнению с Spartan-6.

В семействе UltaScale, следующим за серией 7, выходы мультиплексоров F8MUX объединяются мультиплексором F9MUX. Все мультиплексоры применяются синтезатором автоматически, без явного участия разработчика.


Можно выделить основные компоненты секции:
* таблицы истинности (4 шт.);
* триггеры (8 шт.);
* мультиплексоры F7MUX и F8MUX;
* цепь ускоренного переноса.

=== Слайд:Блоки ввода вывода в FPGA===

=== Слайд:Блочная память в FPGA===
Блочная память является показательным примером встроенного аппаратного ресурса, повышающего эффективность ПЛИС при решении типовых задач схемотехники.
Блок памяти занимает гораздо меньше места, чем аналогичный по ёмкости блок, выполненный на распределённой памяти логических ячеек, и к тому же обладает высокими характеристиками производительности.
Память является "истинно двухпортовой" (true dual port).
Это означает, что она имеет два независимых набора сигналов, допускающих проведение операций чтения или записи одновременно.
Альтернативой является разновидность ''simple dual-port'', когда только один порт допускает и чтение, и запись, а второй работает в режиме "только чтение".

Память в Spartan-6 размещается блоками по 18 кбит. Графическое представление компонента блочной памяти показано ниже, где сигналы имеют следующие обозначения (сигналы с именами заканчивающимися на A и B соответсвуют портам A и B):
* ADDRA, ADDRB – входы адреса;
* DIA, DIB – входы данных для записи;
* DIPA, DIPB – дополнительные разряды двходов данных;
* WEA, WEB – входы разрешения записи;
* CLKA, CLKB – тактовые сигналы;
* ENA, ENB – сигналы разрешения работы;
* REGCA, REGCB – разрешение записи во внутренний конвейеризирующий регистр данных;
* RSTA, RSTB – входы сброса внутренних регистров данных (сброс массива ячеек памяти с помощью этих сигналов невозможен);
* DOA, DOB – выходы данных;
* DOPA, DOPB – дополнительные разряды выходов данных.

<center>[[File:RAMB16WER.png|700x700px|безрамки]]</center>

Память, несмотря на физическую организацию в виде массива 1024 X 18 бит, может выступать в различных конфигурациях: 16k X 1, 8k x 2, 4k x 4, 2k x 9, 1k x 18, 512 x 36.
Разработчик сожет самостоятельно контролировать используемый режим или использовать результаты синтеза.


Память BRAM может быть автоматически сгенерирована синтезатором на основе анализа исходных текстов проекта. Разработчик может принудительно задать использование такой памяти в проекте, установив подключение сигналов (component instantiation).



При одновременном доступе к ячейке памяти по двум портам, когда один из портов производит запись, а другой – чтение, возможны следующие режимы работы:
* чтение перед записью (read before write) – порт, выполняющий чтение, выдаёт старое значение ячейки памяти, в которую производится запись по другому порту;
* чтение после записи (read after write) – порт, выполняющий чтение, выдаёт значение, которое записывается по другому порту;
* нет чтения при записи (no read on write), состояние порта не изменяется.
В последнем случае речь идёт не об отстуствии записи в ячейку, а о сохранении состояния выходного регистра модуля памяти.



=== Слайд:Секции DSP48 в FPGA===

=== Слайд:Тактовые ресурсы FPGA===
Для повышения надежности работы проектов на базе FPGA применяемвые схемы должны быть синхронными, поскольку большинство приёмов, основанных на ассинхронной схемотехнике хотя и реализуемы технически для FPGA, однако часто приводят к нестабильной работе.
Это связано с тем, что уменьшение технологических норм и повышение тактовых частот делают цифровые схемы крайне чувствительными к особенностям трассировки, технологическому разбросу параметров, температуре и колебаниям напряжения питания.

Основные параметры тактового сигнала:
* период;
* jitter ("дрожание");
* skew (время нарастания фронта).

ВСТАВИТЬ РИСУНОК

Время нарастания фронта обычно измеряется от уровня 10% максимального напряжения до 90% (в некоторых случаях – 20% ... 80%).
Это связано с тем, что непосредственно вблизи нуля и максимального напряжения форма сигнала обычна искажена и на практике точного нуля и максимума фронт может и не достигать.
В то же время параметр skew важен тем, что срабатывание может произойти при различных уровнях напряжения по мере прихода фронта.
Возможна ситуация, когда один триггер воспримет фронт в положении ближе к максимуму, а следующий за ним – на начальном участке.
В этом случае вместо номинального значения периода интервал между срабатываниями последовательно включенных триггеров будет меньше на величину времени нарастания сигнала.

Понятие jitter соответствует эффекту "дрожания" фронта относительно его номинального положения на временной оси.
Это связано с нестабильностью частоты тактового генератора.
Так же, как и для параметра skew, возможно ситуация, когда первый триггер сработает по положению фронта, пришедшего с максимальной задержкой, а следующий фронт придёт с минимальной задержкой.
В этом случае интервал времени для распространения сигнала по линии данных должен быть уменьшен ещё и на величину jitter.

Из-за наличия упомянутых эффектов тактовый сигнал желательно иметь с минимально возможными значениями параметров skew и jitter.
Поэтому необходимо применять специальные формирователи (буферные элементы), обеспечивающие минимальное значение skew, и генераторы, минимизирующие jitter.
Такие компоненты имеются на кристаллах современных ПЛИС.

Все синхронные компоненты (триггеры, блочная память, блоки DSP) получают тактовый сигнал по выделенным линиям, который проложены по кристаллу так, чтобы минимизировать неравномерность распространения сигнала.
Если использовать именно эти ресурсы, то можно считать, что все синхронные компоненты работают одновременно.
В противном случае возможно возникновение так называемых "гонок фронтов", когда фронт тактового сигнала приходит на отдельные компоненты в разные моменты времени и в кристалле будут одновременно существовать данные, относящиеся к разным отсчётам тактового сигнала.
Комбинация сигналов, относящихся к разным тактам, скорее всего приведёт к неправильному поведению схемы.
Нельзя сказать, что такие ситуация происходят всегда, однако следует уделить внимание этому вопросы при проектировании.

В ПЛИС Spartan-6 предусмотрены специальные буферы для распространения тактового сигнала, однако они расположены только в определённых блоках ввода/вывода, которые помечены в документации.

=== Слайд:Высокоскоростные последовательные приемопередатчики FPGA===

=== Слайд:Аппаратные контроллеры PCI Express===

=== Слайд:Модуль DeviceDNA===

=== Слайд:Модуль AMS (Agile Mixed Signal, только для серии 7)===

==TODO:==
* Какие основные поставщики?
* Структура CPLD фирмы XILINX

Проектирование цифровых систем на языках описания аппаратуры/Лекция 17

2020-11-29T22:34:25Z

Yura: /* Слайд:Описание сипользуемой отладочной платы и модулей расширений */

{{ПЦСЯОА TOC}}

<slideshow style="nobook" headingmark="Слайд:" incmark=":step" scaled="true">
;title: Примеры описаний схем для FPGA на отладочной плате с FPGA фирмы Xilinx
;author: Ланкевич Ю.Ю.
</slideshow>

== Слайд:Описание сипользуемой отладочной платы и модулей расширений ==
На отладочной плате имеются следующие коспоненты:
* ПЛИС FPGA Xilinx xc6slx9-2ftg256
* USB interface
* USB to UART
* 50M Crystal oscillator
* 256 Mbit SDRAM
* Real Time Clock(RTC) I2C
* 2x 40-pin extension ports
* 6 digit digital tube (6 семисегментных индикаторов)
* 4 LED
* 65536 color VGA interface
* Buzzer
* SD card socket
* Camera interface
* EEPROM

<center>[[File:Development board spartan6.png|1100x1100px|безрамки]]</center>

Ресурсы FPGA:
{| class=standard align=center
! Характеристика !! XC6SLX9
|-
|Slices || 1430
|-
|BRAM ||32
|-
|DSP ||16
|-
|IO, max||200
|-
|CMT||2
|}

== Слайд:Пример 1. ТЗ==

Входной интерфейс: UART приемник.
Выходной интерфейс UART передатчик.

Модуль должен уметь принимать и интерпретировать комманды с компьютера и отправлять данные обратно.
Модуль должен быть расширяемым, чтобы была возможность работать с пользовательским интерфейсом.

Вопросы:
# В каком формате приходят команды по UART (В виде некоторого кода, либо в виде текста (ASCII), который надо интерпретировать?
# Как должен выглядеть пользовательский интерфейс?
# UART передаёт сырые данные, без предобработки
# Какие дополнительные функции могли бы быть полезными a) Должен уметь отправлять хосту системные сообщения: занят/не готов принимать комманды и данные, не занят/готов, начало передачи данных, конец передачи данных b) Во время передачи данных все команды игнорируются c) загрузка начальных данных в память? d) ??

== Слайд:Пример 1. Спецификация==

== Слайд:Пример 1. VHDL описание==

== Слайд:Пример 1. Синтез==

==TODO:==
* ISE Core generator
* ISE Language tamplates
* Plan Ahead
** Pins mapping
* Timing constraints
* FPGA programming via JTAG

Файл:Development board spartan6.png

2020-11-29T22:33:48Z

Yura:

Проектирование цифровых систем на языках описания аппаратуры/Лекция 17

2020-11-29T22:18:51Z

Yura:

{{ПЦСЯОА TOC}}

<slideshow style="nobook" headingmark="Слайд:" incmark=":step" scaled="true">
;title: Примеры описаний схем для FPGA на отладочной плате с FPGA фирмы Xilinx
;author: Ланкевич Ю.Ю.
</slideshow>

== Слайд:Описание сипользуемой отладочной платы и модулей расширений ==
На отладочной плате имеются следующие коспоненты:
* ПЛИС FPGA Xilinx xc6slx9-2ftg256
* USB interface
* USB to UART
* 50M Crystal oscillator
* 256 Mbit SDRAM
* Real Time Clock(RTC) I2C
* 2x 40-pin extension ports
* 6 digit digital tube (6 семисегментных индикаторов)
* 4 LED
* 65536 color VGA interface
* Buzzer
* SD card socket
* Camera interface
* EEPROM

Ресурсы FPGA:
{| class=standard align=center
! Характеристика !! XC6SLX9
|-
|Slices || 1430
|-
|BRAM ||32
|-
|DSP ||16
|-
|IO, max||200
|-
|CMT||2
|}

== Слайд:Пример 1. ТЗ==

Входной интерфейс: UART приемник.
Выходной интерфейс UART передатчик.

Модуль должен уметь принимать и интерпретировать комманды с компьютера и отправлять данные обратно.
Модуль должен быть расширяемым, чтобы была возможность работать с пользовательским интерфейсом.

Вопросы:
# В каком формате приходят команды по UART (В виде некоторого кода, либо в виде текста (ASCII), который надо интерпретировать?
# Как должен выглядеть пользовательский интерфейс?
# UART передаёт сырые данные, без предобработки
# Какие дополнительные функции могли бы быть полезными a) Должен уметь отправлять хосту системные сообщения: занят/не готов принимать комманды и данные, не занят/готов, начало передачи данных, конец передачи данных b) Во время передачи данных все команды игнорируются c) загрузка начальных данных в память? d) ??

== Слайд:Пример 1. Спецификация==

== Слайд:Пример 1. VHDL описание==

== Слайд:Пример 1. Синтез==

==TODO:==
* ISE Core generator
* ISE Language tamplates
* Plan Ahead
** Pins mapping
* Timing constraints
* FPGA programming via JTAG

Проектирование цифровых систем на языках описания аппаратуры/Лекция 17

2020-11-29T21:57:30Z

Yura: /* Слайд:Пример 1. Синтез */

{{ПЦСЯОА TOC}}

<slideshow style="nobook" headingmark="Слайд:" incmark=":step" scaled="true">
;title: Примеры описаний схем для FPGA на отладочной плате с FPGA фирмы Xilinx
;author: Ланкевич Ю.Ю.
</slideshow>

== Слайд:Описание сипользуемой отладочной платы и модулей расширений ==

== Слайд:Пример 1. ТЗ==

Входной интерфейс: UART приемник.
Выходной интерфейс UART передатчик.

Модуль должен уметь принимать и интерпретировать комманды с компьютера и отправлять данные обратно.
Модуль должен быть расширяемым, чтобы была возможность работать с пользовательским интерфейсом.

Вопросы:
# В каком формате приходят команды по UART (В виде некоторого кода, либо в виде текста (ASCII), который надо интерпретировать?
# Как должен выглядеть пользовательский интерфейс?
# UART передаёт сырые данные, без предобработки
# Какие дополнительные функции могли бы быть полезными a) Должен уметь отправлять хосту системные сообщения: занят/не готов принимать комманды и данные, не занят/готов, начало передачи данных, конец передачи данных b) Во время передачи данных все команды игнорируются c) загрузка начальных данных в память? d) ??

== Слайд:Пример 1. Спецификация==

== Слайд:Пример 1. VHDL описание==

== Слайд:Пример 1. Синтез==

==TODO:==
* ISE Core generator
* ISE Language tamplates
* Plan Ahead
** Pins mapping
* Timing constraints
* FPGA programming via JTAG

Проектирование цифровых систем на языках описания аппаратуры/Лекция 16

2020-11-29T21:53:18Z

Yura: /* Слайд:Блочная память в FPGA */

{{ПЦСЯОА TOC}}

<slideshow style="nobook" headingmark="Слайд:" incmark=":step" scaled="true">
;title: Проектирование схем на FPGA
;author: Ланкевич Ю.Ю.
</slideshow>

== Слайд:Введение в проектирование схем на ПЛИС ==
Основные современные типы ПЛИС:
* CPLD – Complex Programmable Logic Devices – сложные программируемые логические устройства;
* FPGA – Field Programmable Array – программируемые пользователем вентильные матрицы.

== Слайд: общие сведения о CPLD ==
Идеей CPLD является реализация нескольких узлов на одном кристалле, добавляя к ним возможности передачи сигналов между узлами. Современные микросхемы CPLD имеют программируемые узлы на основе флеш памяти, т.е. являются многократно программируемыми, и содержат блоки из 18 или 16 триггеров вместе с соответсвующей матрицей вентилей И-ИЛИ. Такие ПЛИС обладают предсказуемыми задержками распространения сигнала (входные сигналы проходят через несложную схему вентелей и коммутационных узлов), пркатически не требуют внешних компонентов и удобны для работы в качестве "''glue logic''", т.е. микросхем, выполняющих в устройстве сопряжение более сложных устройств и заменяющих на печатной плате множество более простых микросхем, состоящих из нескольких вентелей.

Недостатком архитектуры CPLD является сложность построения более ёмких микросхем. Существующие в настоящее время CPLD состоят из десятков-сотен триггеров и практически не получают преимуществ от перехода к новым технологическим процессам.

Микросхемы с архитектурой CPLD в настоящее время всё ещё выпускаются компанией Xilinx. Это серия CoolRunner-II, которую рассмотрим далее.

== Слайд: общие сведения об FPGA ==
Программируемые микросхемы с архитектурой FPGA имеют в основе набор конфигурируемых блоков (логических ячеек), содержащих базовые компоненты цифровой логики – логические элементы и триггеры. Отдельные ячейки соединяются друг с другом с помощью программируемых трассировачных линий, как показано на рисунке ниже.

Идеей, реализованной в FPGA, является прямое задание логических функций в виде таблицы истинности (LUT, Look-Up Table). Вместо коммутации вентилей ИЛИ и И таблица истинности представляет собой просто блок памяти, на адресные входы которого подаются входные логические сигналы. Их комбинация естественным образом выбирает одну из ячеек таблицы, в которой хранится требуемое состояние ячейки – 0 или 1. Таким образом, LUT в FPGA может реализовать любую логическую функцию, если число её входов не превышает число входов LUT. Долгое время LUT в FPGA имели 4 входа, т.е. содержали 16 однобитовых ячеек памяти. Комбинация "4-входовый логический генератор и триггер" получила название "эквивалентная логическая ячейка" (''equivalent logic cell'') и часто используется для определения сложности схемы, хотя современные FPGA используют уже 6-входовые LUT.

Несколько логических ячеек объединяются в конфигурируемые логические блоки (КЛБ, Configurable Logic Block, CLB). Между блоками КЛБ, размещёнными на кристалле в виде прямоугольной матрицы, проложены программируемые трассировочные линии, а по периметру микросхемы располагаются программируемые блоки ввода-выводв (БВВ).

<center>[[File:Programmable resources of FPGA.png|700x700px|безрамки]]</center>

Соединение КЛБ трассировочными линиями также может регулироваться. На пересечении вертикальных и горизонтальных линий расположены программируемые трассировочные матрицы (Programmable Routing Matrix), которые так же, как LUT, управляются конфигурационной памятью FPGA. В современных FPGA присутствует достаточное число трассироваочных линий разных типов (от локальных, соединяющих соседние КЛБ, до глобальных, пересекающих весь кристалл или его крупный регион). Как правило, числа трассировочных линий достаточно для выполнения всех соединений проекта, однако при высокой степени использования КЛБ и слишком сложных соединениях число трассировочных линий может оказаться недостаточным. Поэтому от FPGA не стоит ожидать 100%-го использования программируемых ячеек.

Реализацию цифровой схемы в FPGA можно проиллюстрировать следующим образом:

<center>[[File:FPGA architecture fragment.png|700x700px|безрамки]]</center>

В логические ячейки КЛБ заносятся требуемые таблицы истинности, при необходимости подключаются триггеры логических ячеек. Соединения с другими ячейками выполняются с помощью замыкания соответствующих коммутационных транзисторов в трассировочных линиях.

На рисунке видно, что две ячейки из всего массива оказались запрограммированы на реализацию определённой логической функции. Поскольку для реализации схемы одной ячейки оказалось недостаточно, её выход был подключён к входу другой ячейки, для чего задействованы трассировочные линии FPGA. Чтобы реализовать такую схему, необходимо задать режимы работы отдельных компонентов внутри ячеек, а также активировать цифровые ключи, соединяющие отдельные сегменты трассировочных линий. Настройки компонентов и информация о включенных/выключенных коммутаторах хранится в специальной памяти внутри FPGA. Поскольку эта память выполнена по технологии SRAM, она имеет неограниченное число циклов перезаписи, однако теряет информации при пропадании питания. Поэтому интерфейс программирования и внешняя энергозависимая микросхема являются обязательными для работы с FPGA.

На практике программирование ячеек и формирование трассировочных линий выполняется автоматически с помощью системы автоматизированного проектирования. Структура файла конфигурации является строго конфиденциальной информацией, и формирование такого файла может быть выполнено только с помощью САПР конкретного производителя FPGA.

Основные особенности подхода, реализованного в FPGA:
# FPGA подразумевают ''гранулярность'' схемы, это значит, что сложные с не равномерным использованием компонентов всё равно необходимо приводить к базовым возможностям логических ячеек, причём вероятнее всего какие-то возможности ячеек будут незадействованы;
# программируемые трассировачные линии имеют большую задержку распространения сигнала по сравнению с металлическими соединителями интегральных схем, поэтому рабочие частоты ПЛИС оказываются меньше, чем частоты заказных/полузаказных СБИС.

Таким образом, проекты на базе ПЛИС оказываются медленнее и дороже решения на базе стандартных (Standart Product) или специализированных микросхем (ASIC, ASSP – Application-Specific Integrated Circuit, Application-Specific Standart Product).
Но поскольку стоимость подготовки производства интегральных схем постоянно растёт и, например, для технологического процесса с нормой 32 нм достигала 200 млн. долларов США (по данным на 2012г), то разработка специализированной микросхемы оказывается экономически целесообразной только для массового производства.
А для устройств, выпускаемых небольшими тиражами ПЛИС являются подходящей элементной базой.

== Слайд: FPGA фирмы Xilinx==
Одним из основных производителей ПЛИС является фирма Xilinx.
В конце 90х годов основной линейкой FPGA среди продукции Xilinx была серия XC4000 (семейства XC4000E, XC4000XL и XC4000XLA).
Архитектура этой линейки оказалась довольно удачной, однако выяснилось, что в целом ряде проектов возможности стандартной ячейки ПЛИС используются далеко не полностью.
Возникла естественная альтернатива – использовать дорогие устройства с максимальной производительностью и полным набором функциональных возможностей или, напротив, дешевые ПЛИС, обеспечивающие базовые функции, требующиеся для большинства типовых проектов.
В результате фирма Xilinx начала выпускать различные серии FPGA, отвечающие упомянутым альтернативам.

Стандартное недорогое решение представляла серия Spartan, на смену которой пришли серии Artix (минимальная стоимость) и Kintex (умеренная стоимость при высокой производительности в задачах цифровой обработки сигналов), наилучшие технические характеристики достигаются в серии Virtex.
На данный момент активными являются семейства серии 7 – Artix-7, Spartan-7, Kintex-7, Virtex-7. Микросхемы UltraScale и UltraScale+ относятся к верхнему ценовому диапазону и предназначены для построения сложных систем с максимальной степенью интеграции компонентов на кристалле.
Ячейки серии Kintex ничем не отличаюися от ячеек более дорогой серии Virtex.

== Слайд:Архитектура FPGA фирмы Xilinx ==
Архитектура ранних семейств (например, XC4000) представляла собой прямоугольную сатрицу однотипных логических ячеек, окруженных блоками ввода-вывода. Такая архитектура выглядит однородно и в целом удобна для реализации самых разных цифровых схем. Однако с учётом сниженной тактовой частоты программируемой схемы и необходимостью тратить существенную часть площади кристалла на коммутационные линии и неиспользуемые ресурсы ячеек, выяснилось, что целый ряд широко используемых компонентов реализуется в FPGA крайне неэффективно.

Поэтому в начале 2000-х годов FPGA Xilinx кроме собственно логических ячеек содержали уже аппаратные блоки. В первую очередь были добавлены:
* блоки синхронной статической двухпортовой памяти (Block RAM, BRAM). В более современных семействах были добавлены также и более крупные блоки памяти UltaRAM;
* умножители независимых целочисленных операндов, позже превратившиеся в "блоки цифровой обработки сигналов", реализующие операцию "умножение с накоплением", обозначаемые как XtreameDSP или DSP48;
* высокоскоростные последовательные приемопередатчики (MultiGigabit Transceivers, MGT).

<center>[[File:Evolution of system architecture of FPGA.png|700x700px|безрамки]]</center>

Отдельным направлением ПЛИС, анонс которого состоялся в 2011 году, являются микросхемы класса All Programmable SoC (ППСНК, полностью программируемые системы на кристалле). Первыми из микросхем такого типа являются AP SoC семейства Zynq-7000.
Они включают в себя процессорное ядро ARM и матрицу программируемых логических ячеек, аналогичных применяемым в Artix или Kintex. Zynq-7000 имеют также разновидность Zynq-7000S, отличающуюся одноядерной, ане двухядерной подсистемой ARM.

Семейство UltaScale+ также включают микросхемы Zynq. ОНи обозначаются Zynq UltraScale+ и имеют несколько разновидностей.

Новым направлением архитектуры ПЛИС является анонсированная в 2018 году Adaptive Compute Acceleration Platform (ACAP), или адаптивная платформа ускорения вычислений.
В настоящее время она представлена серией Versal, первые образцы которой выпускаются по технологическому процессу с нормами 7 нм.
ПЛИС Versal объединяют матрицу программируемых ячеек, аппаратные процессоры ARM и сеть аппаратно реализованных 32-разрядных RISC-процессоров.

В настоящее время сохраняют некоторую актуальность недорогие ПЛИС Spartan-6, однако основной интерес представляет серия 7, представленная наибольшим числом разновидностей семейств.

Ниже диаграмма соответствия поколений ПЛИС Xilinx технолгическим процессам.

<center>[[File:FPGA generations.png|700x700px|безрамки]]</center>

=== Слайд:Аппаратный состав FPGA фирмы Xilinx ===
Итак, кроме логических ячеек и блоков вводв-выводв современные FPGA содержат большое число аппаратных блоков, реализующих часто используемые в цифровой схемотехнике функции.
Смысл размещения на кристалле таких блоков состоит в том, что те же узлы, выполняемые с помощью логических ячеек, будут именть больший размер и пониженное быстродействие.
В то же время аппаратная реализация часто используемых блоков несущественно увеличивает площадь кристалла и стоимость.

К аппаратным блокам размещённым в FPGA относятся:
* блоки синхронной статической двухпортовой памяти BRAM;
* блоки цифровой обработки сигналов "умножение с накоплением" Xtreme DSP;
* формирователи тактовых сигналов MMCM (Multi-Mode Clock Managers) и PLL (Phase-Locked Loop);
* скоростные последовательные приемопередатчики (MGT, Multi-Gigabit Transceivers);
* контроллеры PCI Express endpoint и root;
* процессорные ядра ARM (Zynq-700, Zynq-7000S, Zynq-US+).

Семейство Spartan-6 выполнено по нормам 45-нм. В состав семейства входят несколько микросхем в диапазоне логической ёмкости от 4 до 150 тысяч эквивалентных логических ячеек.
Стоит отметить, что характеристики и сферы применения FPGA всё больше ориентируются на аппаратные ядра в этих микросхемах.
Для семейств Spartan это блочная память и секции DSP. Они способны работать на высокой тактовой частоте (275...325 МГц в зависимости от класса скорости ПЛИС) и потребляют не больше энергии, чем аналогичные устройства в микроконтроллерах.

Важным преимуществом ПЛИС является возможность организовывать специальные вычислительные блоки построенные на базе секций DSP. Такие блоки могут работать полностью параллельно и обеспечивать суммарную производительность, превосходящую производительность не только микроконтроллеров, но и сигнальных процессоров.
Например, 16 секци DSP, работающие на частоте 200 МГц (это вполне достижимо для многих модулей ЦОС), дают суммарную производительность, эквивалентную гипотетическому процессору с тактовой частотой 3,2 ГГц.

ПЛИС обладает существенно меньшим разнообразием накристалльных периферийных устройств. Такие компоненты, как флеш-память или EEPROM, АЦП, ЦАП, USB, должны быть реализованы во внешних микросхемах.

В таблице ниже показаны сравнительные характеристики семейств начального уровня.
{| class=standard align=center
!Характеристика !! Spartan-6 !! Spartan-7!! Artix-7 !! Zynq-7000
|-
|Логические ячейки, тыс.||4-150||6-100||12-215||23-85
|-
|Блочная память, Мбит||0,2-4,8||0,18-4,3||0,72-13,1||1,8-4,9
|-
|Секции DSP||8-180||10-160||40-740||60-220
|-
|Приемопередатчики||0-8||-||2-16||0-16
|-
|Максимальная скорость приемопередатчиков, Гбит/с||3,2||-||6,6||6,6
|-
|Число программируемых внешних выводов, максимум||576||400||500||328
|}

=== Слайд:Логические ячейки FPGA===
Логические ячейки являются основным программируемым ресурсом FPGA, определяющим её архитектуру как таковую и наиболее универсальным с точки зрения функциональных возможностей.

В современных семействах, включая Spartan-6, серию 7 и последующие, ячейка состоит из 6-входовой таблицы истинности (LUT, Look-Up Table) и двух триггеров.

<center>[[File:Logic cell.png|700x700px|безрамки]]</center>

На протяжении развития FPGA архитектура логической ячейки претерпевала изменения, которые схематично можно проиллюстрировать следующим образом:

<center>[[File:Evolution of logic cell virtex.png|1100x1100px|безрамки]]</center>

<center>[[File:Evolution of logic cell Spartan.png|700x700px|безрамки]]</center>

Можно увидеть, что от 4-х входовой LUT ячейки перешли 6-и входовой и от одного триггера в ячейке к двум.

==== Слайд:Комбинационная логика на базе LUT====
Комбинационная логика реализуется в таких ячейках путём заполнения таблиц истинности, представляющих собой модули памяти. Комбинация состояний на входах для такого модуля является адресом ячейки, хранящей ребуемое значение выхода.
Такой подход позволяет реализовать произвольную логическую функцию, поскольку независимо от сложности схемы все возможные состояния выхода записываются в память.
Эта память представляет собой ОЗУ, и её содержимое записывается в процессе загрузки конфигурации FPGA.

LUT реализует любую функцию с не более чем 6 операндами. Кроме того, возможно использование LUT в режимес частично совмещёнными входами, когда память разбивается на два фрагмента по 21 бита, давая возможность сформировать две логические функции с не более чем 5 операндами каждая.
При этом, поскольку в самой LUT всехо 6 входов, часть входов должна быть обобщена. Такой режим используется САПР по мере возможности.

<center>[[File:6-LUT.png|700x700px|безрамки]]</center>

==== Слайд:LUT в режиме распределенной памяти (distributed memory)====
LUT могут также использоваться в режимах распределенной памяти (distributed memory) и сдвиговых регистров.
Поскольку логический генератор представляет собой элемент статической памяти, который хранит таблицу истинности в явном виде, его можно использовать по прямому назначению – в качестве обычного компонента памяти.

Распределённая память может работать в однопортовом или простом двухпортовом (Simple dual-port) режимах. Простой двухпортовый режим имеет ограничение, что только один порт может использоваться для чтения и записи, а второй предназначен только для чтения.
На рисунке ниже элемент распределённой памяти, который имеет следующие сигналы:
* we – сигнал разрешения записи;
* d – данные для записи
* wclk – вход тактового сигнала;
* a – адрес для чтения/записи;
* dpra – адрес для чтения, второй порт (dual port read address);
* spo – выход первого порта (single port output);
* dpo – выход второго порта (dual port output).
<center>[[File:Distributed mem RAM16X1D.png|700x700px|безрамки]]</center>

Распределённая память удобна для организации небольших блоков данных – буферов, линий задержки, небольших таблиц. Реализация больших блоков на распределённой памяти в общем случае нецелесообразна из-за сильной фрагментации такого блока.
Для объёмов в 512 слов и больше удобнее использовать блочную память.

Тем не менее распределённая память обладает важным свойством, отсутсвующим у блочной памяти, – она допускает асинхронное чтение.

==== Слайд:Сдвиговый регистр на базе LUT====
Другой вариант использования логического генератога – реализация на его базе сдвигового регистра.
Ниже представленно графическое обозначение такого компонента, который имеет следующие сигналы:
* D – данные для записи в сдвиговый регистр;
* CLK – тактовый сигнал;
* A – адресный вход;
* Q – выход данных.

<center>[[File:Shift register based on LUT.png|700x700px|безрамки]]</center>

В простейшем варианте сдвиговый регистр может представлять собой модуль, задерживающий входной сигнал на N тактов.

LUT в режиме сдвигового регистра может использоваться совместно с триггером той же логической ячейки, увеличивая глубину сдвигового регистра на 1.

==== Слайд:Триггер в логической ячейке====
Один из вариантов графического изображения триггера представленно ниже:
<center>[[File:Logic cell trigger.png|700x700px|безрамки]]</center>

Где триггер может иметь следующие сигналы:
* C – вход тактового сигнала;
* D – вход данных;
* CE – вход разрешения записи (clocl enable);
* CLR – вход ассинхронного сброса (clear);
* PRE – вход ассинхронной установки в логическую единицу (pre-set);
* R – вход синхронного сброса (reset);
* S – вход синхронной установки в логическую единицу (set);
* Q – выход данных.

Физически существует только по одному сигналу сброса/установки S/R.
Сброс, установка (синхронные или ассинхронные) реализуются путём комбинирования триггера с другими ресурсами ячейки.

=== Слайд:Секция (slice) в FPGA===
Логические ячейки входят в состав ''секции'' (slice), которая объединяет 4 логические ячейки. Понятие секции введено потому, что кроме LUT и триггеров она имеет дополнительные компоненты.

Дополнительные компоненты секции – это цепи '''ускоренного переноса''' и '''мультиплексоры'''. Цепи ускоренного переноса служат для построения сумматоров и вычитателей.
Поскольку операции сложения и вычитания широко используются в цифровой схемотехнике, для них в ячейку были добавлены специальные компоненты, которые вычисляют сумму и передают бит переноса на следующий аналогичный компонент соседней секции.
'''Синтезаторы автоматически поддерживают такие конструкции, поэтому выражения вида a + b будут реализованы с использованием цепей ускорения переноса.'''
Не следует пытаться описывать сумматоры с помощью эквивалентных логических выражений, поскольку в этом случае они будут реализованы в виде таблиц истинности в LUT, а не на базе специализированных цепей.

Дополнительные мультиплексоры F7MUX объединяют выходы двух LUT. Эти блоки могут быть полезны в ряде случаев, уменьшая число LUT, требуемых для построения логического узла. Например, схема с 7 входами может быть реализована не на двух LUT, а на связке LUT + F7MUX.
'''Такие преобразования автоматически выполняются синтезатором''' и обычно не требуют мпециального внимания разработчика.

=== Слайд:Конфигурируемый логический блок (Configurable Logic Block) в FPGA===
Две секции образуют конфигурируемы логический блок (КЛБ, CLB – Configurable Logic Block).
Рассматривать КЛБ можно начать с семейства Spartan-6, поскольку в нём появилось заметное нововведение в виде трёх разновидностей логической ячейки.
Полезной осбенностью FPGA Xilinx традиционно являлась возсожность использования LUT в режимах распределённой памяти 1x16 или свдигового регистра.
Впоследствии число таких универсальных ячеек было сокращено, и появились секции SliceM и SliceL (символы M и L обозначают Memory и Logic соответсвенно, т.е. ряд ячеек мог реализовывать функцию памяти, а остальные – только логику).
Вместе с тем оба типа секций располагались в рамках каждого КЛБ, т.е. оба типа секций распределялись равномерно по всей матрице КЛБ.
В Spartan-6 появился третий тип – SliceX. Это менее мощная разновидность секции, поскольку в ней отсутствует цепь ускоренного переноса, т.е. такая секция не может служить для организации сложения или вычитания.

В итоге в КЛБ Spartan-6 оказываются следующие секции:
* SliceM – универсальная секция с LUT, конфигурируемым во всех режимах, а также с линиями ускоренного переноса;
* SliceL – LUT конфигурируется только как логический генератор, есть цепи ускоренного переноса;
* SliceX – LUT конфигурируется только как логический генератор, нет цепей ускоренного переноса.
Их двух КЛБ один содержит пару секций SliceL+SliceX, а другой – SliceM+SliceX.
Такие КЛБ называются CLB_LX и CLB_MX соответсвенн.

Для эффективного использования ресурсов логических ячеек и секций следует обращать внимание на возможность реализации сложения/вычитания с помощью цепей ускоренного переноса, а мультплексоров – с применением дополнительных мультиплексоров секций.
Для этого '''операции сложения/вычитания и мультиплексирование (например, с помощью конструкций switch или case в VHDL) рекомендуется использовать по мере возможностей'''.

=== Слайд:Отличия секций серии 7 и UltaScale от секций Spartan-6 ===
В серии 7 используется комбинация из одной секции SliceM и трёх секций SliceL. Секции SliceX Не используются, таким образом, все секции имеют цепи ускоренного переноса.

Кроме мультиплексоров F7MUX, объединяющих выходы двух LUT, в секциях серии 7 есть мультиплексоры F8MUX, объединяющие выходы двух F7MUX.
Таким образом, некоторые варианты схем могут быть реализованы с использованием меньшего числа секций в ПЛИС серии 7 по сравнению с Spartan-6.

В семействе UltaScale, следующим за серией 7, выходы мультиплексоров F8MUX объединяются мультиплексором F9MUX. Все мультиплексоры применяются синтезатором автоматически, без явного участия разработчика.


Можно выделить основные компоненты секции:
* таблицы истинности (4 шт.);
* триггеры (8 шт.);
* мультиплексоры F7MUX и F8MUX;
* цепь ускоренного переноса.

=== Слайд:Блоки ввода вывода в FPGA===

=== Слайд:Блочная память в FPGA===
Блочная память является показательным примером встроенного аппаратного ресурса, повышающего эффективность ПЛИС при решении типовых задач схемотехники.
Блок памяти занимает гораздо меньше места, чем аналогичный по ёмкости блок, выполненный на распределённой памяти логических ячеек, и к тому же обладает высокими характеристиками производительности.
Память является "истинно двухпортовой" (true dual port).
Это означает, что она имеет два независимых набора сигналов, допускающих проведение операций чтения или записи одновременно.
Альтернативой является разновидность ''simple dual-port'', когда только один порт допускает и чтение, и запись, а второй работает в режиме "только чтение".

Память в Spartan-6 размещается блоками по 18 кбит. Графическое представление компонента блочной памяти показано ниже, где сигналы имеют следующие обозначения (сигналы с именами заканчивающимися на A и B соответсвуют портам A и B):
* ADDRA, ADDRB – входы адреса;
* DIA, DIB – входы данных для записи;
* DIPA, DIPB – дополнительные разряды двходов данных;
* WEA, WEB – входы разрешения записи;
* CLKA, CLKB – тактовые сигналы;
* ENA, ENB – сигналы разрешения работы;
* REGCA, REGCB – разрешение записи во внутренний конвейеризирующий регистр данных;
* RSTA, RSTB – входы сброса внутренних регистров данных (сброс массива ячеек памяти с помощью этих сигналов невозможен);
* DOA, DOB – выходы данных;
* DOPA, DOPB – дополнительные разряды выходов данных.

<center>[[File:RAMB16WER.png|700x700px|безрамки]]</center>

Память, несмотря на физическую организацию в виде массива 1024 X 18 бит, может выступать в различных конфигурациях: 16k X 1, 8k x 2, 4k x 4, 2k x 9, 1k x 18, 512 x 36.
Разработчик сожет самостоятельно контролировать используемый режим или использовать результаты синтеза.


Память BRAM может быть автоматически сгенерирована синтезатором на основе анализа исходных текстов проекта. Разработчик может принудительно задать использование такой памяти в проекте, установив подключение сигналов (component instantiation).



При одновременном доступе к ячейке памяти по двум портам, когда один из портов производит запись, а другой – чтение, возможны следующие режимы работы:
* чтение перед записью (read before write) – порт, выполняющий чтение, выдаёт старое значение ячейки памяти, в которую производится запись по другому порту;
* чтение после записи (read after write) – порт, выполняющий чтение, выдаёт значение, которое записывается по другому порту;
* нет чтения при записи (no read on write), состояние порта не изменяется.
В последнем случае речь идёт не об отстуствии записи в ячейку, а о сохранении состояния выходного регистра модуля памяти.



=== Слайд:Секции DSP48 в FPGA===

=== Слайд:Тактовые ресурсы FPGA===

=== Слайд:Высокоскоростные последовательные приемопередатчики FPGA===

=== Слайд:Аппаратные контроллеры PCI Express===

=== Слайд:Модуль DeviceDNA===

=== Слайд:Модуль AMS (Agile Mixed Signal, только для серии 7)===

==TODO:==
* Какие основные поставщики?
* Структура CPLD фирмы XILINX

Проектирование цифровых систем на языках описания аппаратуры/Лекция 16

2020-11-29T21:40:33Z

Yura: /* Слайд:Модуль AMS (Agile Mixed Signal, только для серии 7) */

{{ПЦСЯОА TOC}}

<slideshow style="nobook" headingmark="Слайд:" incmark=":step" scaled="true">
;title: Проектирование схем на FPGA
;author: Ланкевич Ю.Ю.
</slideshow>

== Слайд:Введение в проектирование схем на ПЛИС ==
Основные современные типы ПЛИС:
* CPLD – Complex Programmable Logic Devices – сложные программируемые логические устройства;
* FPGA – Field Programmable Array – программируемые пользователем вентильные матрицы.

== Слайд: общие сведения о CPLD ==
Идеей CPLD является реализация нескольких узлов на одном кристалле, добавляя к ним возможности передачи сигналов между узлами. Современные микросхемы CPLD имеют программируемые узлы на основе флеш памяти, т.е. являются многократно программируемыми, и содержат блоки из 18 или 16 триггеров вместе с соответсвующей матрицей вентилей И-ИЛИ. Такие ПЛИС обладают предсказуемыми задержками распространения сигнала (входные сигналы проходят через несложную схему вентелей и коммутационных узлов), пркатически не требуют внешних компонентов и удобны для работы в качестве "''glue logic''", т.е. микросхем, выполняющих в устройстве сопряжение более сложных устройств и заменяющих на печатной плате множество более простых микросхем, состоящих из нескольких вентелей.

Недостатком архитектуры CPLD является сложность построения более ёмких микросхем. Существующие в настоящее время CPLD состоят из десятков-сотен триггеров и практически не получают преимуществ от перехода к новым технологическим процессам.

Микросхемы с архитектурой CPLD в настоящее время всё ещё выпускаются компанией Xilinx. Это серия CoolRunner-II, которую рассмотрим далее.

== Слайд: общие сведения об FPGA ==
Программируемые микросхемы с архитектурой FPGA имеют в основе набор конфигурируемых блоков (логических ячеек), содержащих базовые компоненты цифровой логики – логические элементы и триггеры. Отдельные ячейки соединяются друг с другом с помощью программируемых трассировачных линий, как показано на рисунке ниже.

Идеей, реализованной в FPGA, является прямое задание логических функций в виде таблицы истинности (LUT, Look-Up Table). Вместо коммутации вентилей ИЛИ и И таблица истинности представляет собой просто блок памяти, на адресные входы которого подаются входные логические сигналы. Их комбинация естественным образом выбирает одну из ячеек таблицы, в которой хранится требуемое состояние ячейки – 0 или 1. Таким образом, LUT в FPGA может реализовать любую логическую функцию, если число её входов не превышает число входов LUT. Долгое время LUT в FPGA имели 4 входа, т.е. содержали 16 однобитовых ячеек памяти. Комбинация "4-входовый логический генератор и триггер" получила название "эквивалентная логическая ячейка" (''equivalent logic cell'') и часто используется для определения сложности схемы, хотя современные FPGA используют уже 6-входовые LUT.

Несколько логических ячеек объединяются в конфигурируемые логические блоки (КЛБ, Configurable Logic Block, CLB). Между блоками КЛБ, размещёнными на кристалле в виде прямоугольной матрицы, проложены программируемые трассировочные линии, а по периметру микросхемы располагаются программируемые блоки ввода-выводв (БВВ).

<center>[[File:Programmable resources of FPGA.png|700x700px|безрамки]]</center>

Соединение КЛБ трассировочными линиями также может регулироваться. На пересечении вертикальных и горизонтальных линий расположены программируемые трассировочные матрицы (Programmable Routing Matrix), которые так же, как LUT, управляются конфигурационной памятью FPGA. В современных FPGA присутствует достаточное число трассироваочных линий разных типов (от локальных, соединяющих соседние КЛБ, до глобальных, пересекающих весь кристалл или его крупный регион). Как правило, числа трассировочных линий достаточно для выполнения всех соединений проекта, однако при высокой степени использования КЛБ и слишком сложных соединениях число трассировочных линий может оказаться недостаточным. Поэтому от FPGA не стоит ожидать 100%-го использования программируемых ячеек.

Реализацию цифровой схемы в FPGA можно проиллюстрировать следующим образом:

<center>[[File:FPGA architecture fragment.png|700x700px|безрамки]]</center>

В логические ячейки КЛБ заносятся требуемые таблицы истинности, при необходимости подключаются триггеры логических ячеек. Соединения с другими ячейками выполняются с помощью замыкания соответствующих коммутационных транзисторов в трассировочных линиях.

На рисунке видно, что две ячейки из всего массива оказались запрограммированы на реализацию определённой логической функции. Поскольку для реализации схемы одной ячейки оказалось недостаточно, её выход был подключён к входу другой ячейки, для чего задействованы трассировочные линии FPGA. Чтобы реализовать такую схему, необходимо задать режимы работы отдельных компонентов внутри ячеек, а также активировать цифровые ключи, соединяющие отдельные сегменты трассировочных линий. Настройки компонентов и информация о включенных/выключенных коммутаторах хранится в специальной памяти внутри FPGA. Поскольку эта память выполнена по технологии SRAM, она имеет неограниченное число циклов перезаписи, однако теряет информации при пропадании питания. Поэтому интерфейс программирования и внешняя энергозависимая микросхема являются обязательными для работы с FPGA.

На практике программирование ячеек и формирование трассировочных линий выполняется автоматически с помощью системы автоматизированного проектирования. Структура файла конфигурации является строго конфиденциальной информацией, и формирование такого файла может быть выполнено только с помощью САПР конкретного производителя FPGA.

Основные особенности подхода, реализованного в FPGA:
# FPGA подразумевают ''гранулярность'' схемы, это значит, что сложные с не равномерным использованием компонентов всё равно необходимо приводить к базовым возможностям логических ячеек, причём вероятнее всего какие-то возможности ячеек будут незадействованы;
# программируемые трассировачные линии имеют большую задержку распространения сигнала по сравнению с металлическими соединителями интегральных схем, поэтому рабочие частоты ПЛИС оказываются меньше, чем частоты заказных/полузаказных СБИС.

Таким образом, проекты на базе ПЛИС оказываются медленнее и дороже решения на базе стандартных (Standart Product) или специализированных микросхем (ASIC, ASSP – Application-Specific Integrated Circuit, Application-Specific Standart Product).
Но поскольку стоимость подготовки производства интегральных схем постоянно растёт и, например, для технологического процесса с нормой 32 нм достигала 200 млн. долларов США (по данным на 2012г), то разработка специализированной микросхемы оказывается экономически целесообразной только для массового производства.
А для устройств, выпускаемых небольшими тиражами ПЛИС являются подходящей элементной базой.

== Слайд: FPGA фирмы Xilinx==
Одним из основных производителей ПЛИС является фирма Xilinx.
В конце 90х годов основной линейкой FPGA среди продукции Xilinx была серия XC4000 (семейства XC4000E, XC4000XL и XC4000XLA).
Архитектура этой линейки оказалась довольно удачной, однако выяснилось, что в целом ряде проектов возможности стандартной ячейки ПЛИС используются далеко не полностью.
Возникла естественная альтернатива – использовать дорогие устройства с максимальной производительностью и полным набором функциональных возможностей или, напротив, дешевые ПЛИС, обеспечивающие базовые функции, требующиеся для большинства типовых проектов.
В результате фирма Xilinx начала выпускать различные серии FPGA, отвечающие упомянутым альтернативам.

Стандартное недорогое решение представляла серия Spartan, на смену которой пришли серии Artix (минимальная стоимость) и Kintex (умеренная стоимость при высокой производительности в задачах цифровой обработки сигналов), наилучшие технические характеристики достигаются в серии Virtex.
На данный момент активными являются семейства серии 7 – Artix-7, Spartan-7, Kintex-7, Virtex-7. Микросхемы UltraScale и UltraScale+ относятся к верхнему ценовому диапазону и предназначены для построения сложных систем с максимальной степенью интеграции компонентов на кристалле.
Ячейки серии Kintex ничем не отличаюися от ячеек более дорогой серии Virtex.

== Слайд:Архитектура FPGA фирмы Xilinx ==
Архитектура ранних семейств (например, XC4000) представляла собой прямоугольную сатрицу однотипных логических ячеек, окруженных блоками ввода-вывода. Такая архитектура выглядит однородно и в целом удобна для реализации самых разных цифровых схем. Однако с учётом сниженной тактовой частоты программируемой схемы и необходимостью тратить существенную часть площади кристалла на коммутационные линии и неиспользуемые ресурсы ячеек, выяснилось, что целый ряд широко используемых компонентов реализуется в FPGA крайне неэффективно.

Поэтому в начале 2000-х годов FPGA Xilinx кроме собственно логических ячеек содержали уже аппаратные блоки. В первую очередь были добавлены:
* блоки синхронной статической двухпортовой памяти (Block RAM, BRAM). В более современных семействах были добавлены также и более крупные блоки памяти UltaRAM;
* умножители независимых целочисленных операндов, позже превратившиеся в "блоки цифровой обработки сигналов", реализующие операцию "умножение с накоплением", обозначаемые как XtreameDSP или DSP48;
* высокоскоростные последовательные приемопередатчики (MultiGigabit Transceivers, MGT).

<center>[[File:Evolution of system architecture of FPGA.png|700x700px|безрамки]]</center>

Отдельным направлением ПЛИС, анонс которого состоялся в 2011 году, являются микросхемы класса All Programmable SoC (ППСНК, полностью программируемые системы на кристалле). Первыми из микросхем такого типа являются AP SoC семейства Zynq-7000.
Они включают в себя процессорное ядро ARM и матрицу программируемых логических ячеек, аналогичных применяемым в Artix или Kintex. Zynq-7000 имеют также разновидность Zynq-7000S, отличающуюся одноядерной, ане двухядерной подсистемой ARM.

Семейство UltaScale+ также включают микросхемы Zynq. ОНи обозначаются Zynq UltraScale+ и имеют несколько разновидностей.

Новым направлением архитектуры ПЛИС является анонсированная в 2018 году Adaptive Compute Acceleration Platform (ACAP), или адаптивная платформа ускорения вычислений.
В настоящее время она представлена серией Versal, первые образцы которой выпускаются по технологическому процессу с нормами 7 нм.
ПЛИС Versal объединяют матрицу программируемых ячеек, аппаратные процессоры ARM и сеть аппаратно реализованных 32-разрядных RISC-процессоров.

В настоящее время сохраняют некоторую актуальность недорогие ПЛИС Spartan-6, однако основной интерес представляет серия 7, представленная наибольшим числом разновидностей семейств.

Ниже диаграмма соответствия поколений ПЛИС Xilinx технолгическим процессам.

<center>[[File:FPGA generations.png|700x700px|безрамки]]</center>

=== Слайд:Аппаратный состав FPGA фирмы Xilinx ===
Итак, кроме логических ячеек и блоков вводв-выводв современные FPGA содержат большое число аппаратных блоков, реализующих часто используемые в цифровой схемотехнике функции.
Смысл размещения на кристалле таких блоков состоит в том, что те же узлы, выполняемые с помощью логических ячеек, будут именть больший размер и пониженное быстродействие.
В то же время аппаратная реализация часто используемых блоков несущественно увеличивает площадь кристалла и стоимость.

К аппаратным блокам размещённым в FPGA относятся:
* блоки синхронной статической двухпортовой памяти BRAM;
* блоки цифровой обработки сигналов "умножение с накоплением" Xtreme DSP;
* формирователи тактовых сигналов MMCM (Multi-Mode Clock Managers) и PLL (Phase-Locked Loop);
* скоростные последовательные приемопередатчики (MGT, Multi-Gigabit Transceivers);
* контроллеры PCI Express endpoint и root;
* процессорные ядра ARM (Zynq-700, Zynq-7000S, Zynq-US+).

Семейство Spartan-6 выполнено по нормам 45-нм. В состав семейства входят несколько микросхем в диапазоне логической ёмкости от 4 до 150 тысяч эквивалентных логических ячеек.
Стоит отметить, что характеристики и сферы применения FPGA всё больше ориентируются на аппаратные ядра в этих микросхемах.
Для семейств Spartan это блочная память и секции DSP. Они способны работать на высокой тактовой частоте (275...325 МГц в зависимости от класса скорости ПЛИС) и потребляют не больше энергии, чем аналогичные устройства в микроконтроллерах.

Важным преимуществом ПЛИС является возможность организовывать специальные вычислительные блоки построенные на базе секций DSP. Такие блоки могут работать полностью параллельно и обеспечивать суммарную производительность, превосходящую производительность не только микроконтроллеров, но и сигнальных процессоров.
Например, 16 секци DSP, работающие на частоте 200 МГц (это вполне достижимо для многих модулей ЦОС), дают суммарную производительность, эквивалентную гипотетическому процессору с тактовой частотой 3,2 ГГц.

ПЛИС обладает существенно меньшим разнообразием накристалльных периферийных устройств. Такие компоненты, как флеш-память или EEPROM, АЦП, ЦАП, USB, должны быть реализованы во внешних микросхемах.

В таблице ниже показаны сравнительные характеристики семейств начального уровня.
{| class=standard align=center
!Характеристика !! Spartan-6 !! Spartan-7!! Artix-7 !! Zynq-7000
|-
|Логические ячейки, тыс.||4-150||6-100||12-215||23-85
|-
|Блочная память, Мбит||0,2-4,8||0,18-4,3||0,72-13,1||1,8-4,9
|-
|Секции DSP||8-180||10-160||40-740||60-220
|-
|Приемопередатчики||0-8||-||2-16||0-16
|-
|Максимальная скорость приемопередатчиков, Гбит/с||3,2||-||6,6||6,6
|-
|Число программируемых внешних выводов, максимум||576||400||500||328
|}

=== Слайд:Логические ячейки FPGA===
Логические ячейки являются основным программируемым ресурсом FPGA, определяющим её архитектуру как таковую и наиболее универсальным с точки зрения функциональных возможностей.

В современных семействах, включая Spartan-6, серию 7 и последующие, ячейка состоит из 6-входовой таблицы истинности (LUT, Look-Up Table) и двух триггеров.

<center>[[File:Logic cell.png|700x700px|безрамки]]</center>

На протяжении развития FPGA архитектура логической ячейки претерпевала изменения, которые схематично можно проиллюстрировать следующим образом:

<center>[[File:Evolution of logic cell virtex.png|1100x1100px|безрамки]]</center>

<center>[[File:Evolution of logic cell Spartan.png|700x700px|безрамки]]</center>

Можно увидеть, что от 4-х входовой LUT ячейки перешли 6-и входовой и от одного триггера в ячейке к двум.

==== Слайд:Комбинационная логика на базе LUT====
Комбинационная логика реализуется в таких ячейках путём заполнения таблиц истинности, представляющих собой модули памяти. Комбинация состояний на входах для такого модуля является адресом ячейки, хранящей ребуемое значение выхода.
Такой подход позволяет реализовать произвольную логическую функцию, поскольку независимо от сложности схемы все возможные состояния выхода записываются в память.
Эта память представляет собой ОЗУ, и её содержимое записывается в процессе загрузки конфигурации FPGA.

LUT реализует любую функцию с не более чем 6 операндами. Кроме того, возможно использование LUT в режимес частично совмещёнными входами, когда память разбивается на два фрагмента по 21 бита, давая возможность сформировать две логические функции с не более чем 5 операндами каждая.
При этом, поскольку в самой LUT всехо 6 входов, часть входов должна быть обобщена. Такой режим используется САПР по мере возможности.

<center>[[File:6-LUT.png|700x700px|безрамки]]</center>

==== Слайд:LUT в режиме распределенной памяти (distributed memory)====
LUT могут также использоваться в режимах распределенной памяти (distributed memory) и сдвиговых регистров.
Поскольку логический генератор представляет собой элемент статической памяти, который хранит таблицу истинности в явном виде, его можно использовать по прямому назначению – в качестве обычного компонента памяти.

Распределённая память может работать в однопортовом или простом двухпортовом (Simple dual-port) режимах. Простой двухпортовый режим имеет ограничение, что только один порт может использоваться для чтения и записи, а второй предназначен только для чтения.
На рисунке ниже элемент распределённой памяти, который имеет следующие сигналы:
* we – сигнал разрешения записи;
* d – данные для записи
* wclk – вход тактового сигнала;
* a – адрес для чтения/записи;
* dpra – адрес для чтения, второй порт (dual port read address);
* spo – выход первого порта (single port output);
* dpo – выход второго порта (dual port output).
<center>[[File:Distributed mem RAM16X1D.png|700x700px|безрамки]]</center>

Распределённая память удобна для организации небольших блоков данных – буферов, линий задержки, небольших таблиц. Реализация больших блоков на распределённой памяти в общем случае нецелесообразна из-за сильной фрагментации такого блока.
Для объёмов в 512 слов и больше удобнее использовать блочную память.

Тем не менее распределённая память обладает важным свойством, отсутсвующим у блочной памяти, – она допускает асинхронное чтение.

==== Слайд:Сдвиговый регистр на базе LUT====
Другой вариант использования логического генератога – реализация на его базе сдвигового регистра.
Ниже представленно графическое обозначение такого компонента, который имеет следующие сигналы:
* D – данные для записи в сдвиговый регистр;
* CLK – тактовый сигнал;
* A – адресный вход;
* Q – выход данных.

<center>[[File:Shift register based on LUT.png|700x700px|безрамки]]</center>

В простейшем варианте сдвиговый регистр может представлять собой модуль, задерживающий входной сигнал на N тактов.

LUT в режиме сдвигового регистра может использоваться совместно с триггером той же логической ячейки, увеличивая глубину сдвигового регистра на 1.

==== Слайд:Триггер в логической ячейке====
Один из вариантов графического изображения триггера представленно ниже:
<center>[[File:Logic cell trigger.png|700x700px|безрамки]]</center>

Где триггер может иметь следующие сигналы:
* C – вход тактового сигнала;
* D – вход данных;
* CE – вход разрешения записи (clocl enable);
* CLR – вход ассинхронного сброса (clear);
* PRE – вход ассинхронной установки в логическую единицу (pre-set);
* R – вход синхронного сброса (reset);
* S – вход синхронной установки в логическую единицу (set);
* Q – выход данных.

Физически существует только по одному сигналу сброса/установки S/R.
Сброс, установка (синхронные или ассинхронные) реализуются путём комбинирования триггера с другими ресурсами ячейки.

=== Слайд:Секция (slice) в FPGA===
Логические ячейки входят в состав ''секции'' (slice), которая объединяет 4 логические ячейки. Понятие секции введено потому, что кроме LUT и триггеров она имеет дополнительные компоненты.

Дополнительные компоненты секции – это цепи '''ускоренного переноса''' и '''мультиплексоры'''. Цепи ускоренного переноса служат для построения сумматоров и вычитателей.
Поскольку операции сложения и вычитания широко используются в цифровой схемотехнике, для них в ячейку были добавлены специальные компоненты, которые вычисляют сумму и передают бит переноса на следующий аналогичный компонент соседней секции.
'''Синтезаторы автоматически поддерживают такие конструкции, поэтому выражения вида a + b будут реализованы с использованием цепей ускорения переноса.'''
Не следует пытаться описывать сумматоры с помощью эквивалентных логических выражений, поскольку в этом случае они будут реализованы в виде таблиц истинности в LUT, а не на базе специализированных цепей.

Дополнительные мультиплексоры F7MUX объединяют выходы двух LUT. Эти блоки могут быть полезны в ряде случаев, уменьшая число LUT, требуемых для построения логического узла. Например, схема с 7 входами может быть реализована не на двух LUT, а на связке LUT + F7MUX.
'''Такие преобразования автоматически выполняются синтезатором''' и обычно не требуют мпециального внимания разработчика.

=== Слайд:Конфигурируемый логический блок (Configurable Logic Block) в FPGA===
Две секции образуют конфигурируемы логический блок (КЛБ, CLB – Configurable Logic Block).
Рассматривать КЛБ можно начать с семейства Spartan-6, поскольку в нём появилось заметное нововведение в виде трёх разновидностей логической ячейки.
Полезной осбенностью FPGA Xilinx традиционно являлась возсожность использования LUT в режимах распределённой памяти 1x16 или свдигового регистра.
Впоследствии число таких универсальных ячеек было сокращено, и появились секции SliceM и SliceL (символы M и L обозначают Memory и Logic соответсвенно, т.е. ряд ячеек мог реализовывать функцию памяти, а остальные – только логику).
Вместе с тем оба типа секций располагались в рамках каждого КЛБ, т.е. оба типа секций распределялись равномерно по всей матрице КЛБ.
В Spartan-6 появился третий тип – SliceX. Это менее мощная разновидность секции, поскольку в ней отсутствует цепь ускоренного переноса, т.е. такая секция не может служить для организации сложения или вычитания.

В итоге в КЛБ Spartan-6 оказываются следующие секции:
* SliceM – универсальная секция с LUT, конфигурируемым во всех режимах, а также с линиями ускоренного переноса;
* SliceL – LUT конфигурируется только как логический генератор, есть цепи ускоренного переноса;
* SliceX – LUT конфигурируется только как логический генератор, нет цепей ускоренного переноса.
Их двух КЛБ один содержит пару секций SliceL+SliceX, а другой – SliceM+SliceX.
Такие КЛБ называются CLB_LX и CLB_MX соответсвенн.

Для эффективного использования ресурсов логических ячеек и секций следует обращать внимание на возможность реализации сложения/вычитания с помощью цепей ускоренного переноса, а мультплексоров – с применением дополнительных мультиплексоров секций.
Для этого '''операции сложения/вычитания и мультиплексирование (например, с помощью конструкций switch или case в VHDL) рекомендуется использовать по мере возможностей'''.

=== Слайд:Отличия секций серии 7 и UltaScale от секций Spartan-6 ===
В серии 7 используется комбинация из одной секции SliceM и трёх секций SliceL. Секции SliceX Не используются, таким образом, все секции имеют цепи ускоренного переноса.

Кроме мультиплексоров F7MUX, объединяющих выходы двух LUT, в секциях серии 7 есть мультиплексоры F8MUX, объединяющие выходы двух F7MUX.
Таким образом, некоторые варианты схем могут быть реализованы с использованием меньшего числа секций в ПЛИС серии 7 по сравнению с Spartan-6.

В семействе UltaScale, следующим за серией 7, выходы мультиплексоров F8MUX объединяются мультиплексором F9MUX. Все мультиплексоры применяются синтезатором автоматически, без явного участия разработчика.


Можно выделить основные компоненты секции:
* таблицы истинности (4 шт.);
* триггеры (8 шт.);
* мультиплексоры F7MUX и F8MUX;
* цепь ускоренного переноса.

=== Слайд:Блоки ввода вывода в FPGA===

=== Слайд:Блочная память в FPGA===
Блочная память является показательным примером встроенного аппаратного ресурса, повышающего эффективность ПЛИС при решении типовых задач схемотехники.
Блок памяти занимает гораздо меньше места, чем аналогичный по ёмкости блок, выполненный на распределённой памяти логических ячеек, и к тому же обладает высокими характеристиками производительности.
Память является "истинно двухпортовой" (true dual port).
Это означает, что она имеет два независимых набора сигналов, допускающих проведение операций чтения или записи одновременно.
Альтернативой является разновидность ''simple dual-port'', когда только один порт допускает и чтение, и запись, а второй работает в режиме "только чтение".

Память в Spartan-6 размещается блоками по 18 кбит. Графическое представление компонента блочной памяти показано ниже, где сигналы имеют следующие обозначения (сигналы с именами заканчивающимися на A и B соответсвуют портам A и B):
* ADDRA, ADDRB – входы адреса;
* DIA, DIB – входы данных для записи;
* DIPA, DIPB – дополнительные разряды двходов данных;
* WEA, WEB – входы разрешения записи;
* CLKA, CLKB – тактовые сигналы;
* ENA, ENB – сигналы разрешения работы;
* REGCA, REGCB – разрешение записи во внутренний конвейеризирующий регистр данных;
* RSTA, RSTB – входы сброса внутренних регистров данных (сброс массива ячеек памяти с помощью этих сигналов невозможен);
* DOA, DOB – выходы данных;
* DOPA, DOPB – дополнительные разряды выходов данных.

<center>[[File:RAMB16WER.png|700x700px|безрамки]]</center>

Память, несмотря на физическую организацию в виде массива 1024 X 18 бит, может выступать в различных конфигурациях: 16k X 1, 8k x 2, 4k x 4, 2k x 9, 1k x 18, 512 x 36.
Разработчик сожет самостоятельно контролировать используемый режим или использовать результаты синтеза.


Память BRAM может быть автоматически сгенерирована синтезатором на основе анализа исходных текстов проекта. Разработчик может принудительно задать использование такой памяти в проекте, установив подключение сигналов (component instantiation).



При одновременном доступе к ячейке памяти по двум портам, когда один из портов производит запись, а другой – чтение, возможны следующие режимы работы:
* чтение перед записью (read before write) – порт, выполняющий чтение, выдаёт старое значение ячейки памяти, в которую производится запись по другому порту;
* чтение после записи (read after write) – порт, выполняющий чтение, выдаёт значение, которое записывается по другому порту;
* нет чтения при записи (no read on write), состояние порта не изменяется.
В последнем случае речь идёт не об отстуствии записи в ячейку, а о сохранении состояния выходного регистра модуля памяти.



=== Слайд:Тактовые ресурсы FPGA===

=== Слайд:Высокоскоростные последовательные приемопередатчики FPGA===

=== Слайд:Аппаратные контроллеры PCI Express===

=== Слайд:Модуль DeviceDNA===

=== Слайд:Модуль AMS (Agile Mixed Signal, только для серии 7)===

==TODO:==
* Какие основные поставщики?
* Структура CPLD фирмы XILINX

Проектирование цифровых систем на языках описания аппаратуры/Лекция 16

2020-11-29T21:39:26Z

Yura: /* Слайд:Блочная память в FPGA */

{{ПЦСЯОА TOC}}

<slideshow style="nobook" headingmark="Слайд:" incmark=":step" scaled="true">
;title: Проектирование схем на FPGA
;author: Ланкевич Ю.Ю.
</slideshow>

== Слайд:Введение в проектирование схем на ПЛИС ==
Основные современные типы ПЛИС:
* CPLD – Complex Programmable Logic Devices – сложные программируемые логические устройства;
* FPGA – Field Programmable Array – программируемые пользователем вентильные матрицы.

== Слайд: общие сведения о CPLD ==
Идеей CPLD является реализация нескольких узлов на одном кристалле, добавляя к ним возможности передачи сигналов между узлами. Современные микросхемы CPLD имеют программируемые узлы на основе флеш памяти, т.е. являются многократно программируемыми, и содержат блоки из 18 или 16 триггеров вместе с соответсвующей матрицей вентилей И-ИЛИ. Такие ПЛИС обладают предсказуемыми задержками распространения сигнала (входные сигналы проходят через несложную схему вентелей и коммутационных узлов), пркатически не требуют внешних компонентов и удобны для работы в качестве "''glue logic''", т.е. микросхем, выполняющих в устройстве сопряжение более сложных устройств и заменяющих на печатной плате множество более простых микросхем, состоящих из нескольких вентелей.

Недостатком архитектуры CPLD является сложность построения более ёмких микросхем. Существующие в настоящее время CPLD состоят из десятков-сотен триггеров и практически не получают преимуществ от перехода к новым технологическим процессам.

Микросхемы с архитектурой CPLD в настоящее время всё ещё выпускаются компанией Xilinx. Это серия CoolRunner-II, которую рассмотрим далее.

== Слайд: общие сведения об FPGA ==
Программируемые микросхемы с архитектурой FPGA имеют в основе набор конфигурируемых блоков (логических ячеек), содержащих базовые компоненты цифровой логики – логические элементы и триггеры. Отдельные ячейки соединяются друг с другом с помощью программируемых трассировачных линий, как показано на рисунке ниже.

Идеей, реализованной в FPGA, является прямое задание логических функций в виде таблицы истинности (LUT, Look-Up Table). Вместо коммутации вентилей ИЛИ и И таблица истинности представляет собой просто блок памяти, на адресные входы которого подаются входные логические сигналы. Их комбинация естественным образом выбирает одну из ячеек таблицы, в которой хранится требуемое состояние ячейки – 0 или 1. Таким образом, LUT в FPGA может реализовать любую логическую функцию, если число её входов не превышает число входов LUT. Долгое время LUT в FPGA имели 4 входа, т.е. содержали 16 однобитовых ячеек памяти. Комбинация "4-входовый логический генератор и триггер" получила название "эквивалентная логическая ячейка" (''equivalent logic cell'') и часто используется для определения сложности схемы, хотя современные FPGA используют уже 6-входовые LUT.

Несколько логических ячеек объединяются в конфигурируемые логические блоки (КЛБ, Configurable Logic Block, CLB). Между блоками КЛБ, размещёнными на кристалле в виде прямоугольной матрицы, проложены программируемые трассировочные линии, а по периметру микросхемы располагаются программируемые блоки ввода-выводв (БВВ).

<center>[[File:Programmable resources of FPGA.png|700x700px|безрамки]]</center>

Соединение КЛБ трассировочными линиями также может регулироваться. На пересечении вертикальных и горизонтальных линий расположены программируемые трассировочные матрицы (Programmable Routing Matrix), которые так же, как LUT, управляются конфигурационной памятью FPGA. В современных FPGA присутствует достаточное число трассироваочных линий разных типов (от локальных, соединяющих соседние КЛБ, до глобальных, пересекающих весь кристалл или его крупный регион). Как правило, числа трассировочных линий достаточно для выполнения всех соединений проекта, однако при высокой степени использования КЛБ и слишком сложных соединениях число трассировочных линий может оказаться недостаточным. Поэтому от FPGA не стоит ожидать 100%-го использования программируемых ячеек.

Реализацию цифровой схемы в FPGA можно проиллюстрировать следующим образом:

<center>[[File:FPGA architecture fragment.png|700x700px|безрамки]]</center>

В логические ячейки КЛБ заносятся требуемые таблицы истинности, при необходимости подключаются триггеры логических ячеек. Соединения с другими ячейками выполняются с помощью замыкания соответствующих коммутационных транзисторов в трассировочных линиях.

На рисунке видно, что две ячейки из всего массива оказались запрограммированы на реализацию определённой логической функции. Поскольку для реализации схемы одной ячейки оказалось недостаточно, её выход был подключён к входу другой ячейки, для чего задействованы трассировочные линии FPGA. Чтобы реализовать такую схему, необходимо задать режимы работы отдельных компонентов внутри ячеек, а также активировать цифровые ключи, соединяющие отдельные сегменты трассировочных линий. Настройки компонентов и информация о включенных/выключенных коммутаторах хранится в специальной памяти внутри FPGA. Поскольку эта память выполнена по технологии SRAM, она имеет неограниченное число циклов перезаписи, однако теряет информации при пропадании питания. Поэтому интерфейс программирования и внешняя энергозависимая микросхема являются обязательными для работы с FPGA.

На практике программирование ячеек и формирование трассировочных линий выполняется автоматически с помощью системы автоматизированного проектирования. Структура файла конфигурации является строго конфиденциальной информацией, и формирование такого файла может быть выполнено только с помощью САПР конкретного производителя FPGA.

Основные особенности подхода, реализованного в FPGA:
# FPGA подразумевают ''гранулярность'' схемы, это значит, что сложные с не равномерным использованием компонентов всё равно необходимо приводить к базовым возможностям логических ячеек, причём вероятнее всего какие-то возможности ячеек будут незадействованы;
# программируемые трассировачные линии имеют большую задержку распространения сигнала по сравнению с металлическими соединителями интегральных схем, поэтому рабочие частоты ПЛИС оказываются меньше, чем частоты заказных/полузаказных СБИС.

Таким образом, проекты на базе ПЛИС оказываются медленнее и дороже решения на базе стандартных (Standart Product) или специализированных микросхем (ASIC, ASSP – Application-Specific Integrated Circuit, Application-Specific Standart Product).
Но поскольку стоимость подготовки производства интегральных схем постоянно растёт и, например, для технологического процесса с нормой 32 нм достигала 200 млн. долларов США (по данным на 2012г), то разработка специализированной микросхемы оказывается экономически целесообразной только для массового производства.
А для устройств, выпускаемых небольшими тиражами ПЛИС являются подходящей элементной базой.

== Слайд: FPGA фирмы Xilinx==
Одним из основных производителей ПЛИС является фирма Xilinx.
В конце 90х годов основной линейкой FPGA среди продукции Xilinx была серия XC4000 (семейства XC4000E, XC4000XL и XC4000XLA).
Архитектура этой линейки оказалась довольно удачной, однако выяснилось, что в целом ряде проектов возможности стандартной ячейки ПЛИС используются далеко не полностью.
Возникла естественная альтернатива – использовать дорогие устройства с максимальной производительностью и полным набором функциональных возможностей или, напротив, дешевые ПЛИС, обеспечивающие базовые функции, требующиеся для большинства типовых проектов.
В результате фирма Xilinx начала выпускать различные серии FPGA, отвечающие упомянутым альтернативам.

Стандартное недорогое решение представляла серия Spartan, на смену которой пришли серии Artix (минимальная стоимость) и Kintex (умеренная стоимость при высокой производительности в задачах цифровой обработки сигналов), наилучшие технические характеристики достигаются в серии Virtex.
На данный момент активными являются семейства серии 7 – Artix-7, Spartan-7, Kintex-7, Virtex-7. Микросхемы UltraScale и UltraScale+ относятся к верхнему ценовому диапазону и предназначены для построения сложных систем с максимальной степенью интеграции компонентов на кристалле.
Ячейки серии Kintex ничем не отличаюися от ячеек более дорогой серии Virtex.

== Слайд:Архитектура FPGA фирмы Xilinx ==
Архитектура ранних семейств (например, XC4000) представляла собой прямоугольную сатрицу однотипных логических ячеек, окруженных блоками ввода-вывода. Такая архитектура выглядит однородно и в целом удобна для реализации самых разных цифровых схем. Однако с учётом сниженной тактовой частоты программируемой схемы и необходимостью тратить существенную часть площади кристалла на коммутационные линии и неиспользуемые ресурсы ячеек, выяснилось, что целый ряд широко используемых компонентов реализуется в FPGA крайне неэффективно.

Поэтому в начале 2000-х годов FPGA Xilinx кроме собственно логических ячеек содержали уже аппаратные блоки. В первую очередь были добавлены:
* блоки синхронной статической двухпортовой памяти (Block RAM, BRAM). В более современных семействах были добавлены также и более крупные блоки памяти UltaRAM;
* умножители независимых целочисленных операндов, позже превратившиеся в "блоки цифровой обработки сигналов", реализующие операцию "умножение с накоплением", обозначаемые как XtreameDSP или DSP48;
* высокоскоростные последовательные приемопередатчики (MultiGigabit Transceivers, MGT).

<center>[[File:Evolution of system architecture of FPGA.png|700x700px|безрамки]]</center>

Отдельным направлением ПЛИС, анонс которого состоялся в 2011 году, являются микросхемы класса All Programmable SoC (ППСНК, полностью программируемые системы на кристалле). Первыми из микросхем такого типа являются AP SoC семейства Zynq-7000.
Они включают в себя процессорное ядро ARM и матрицу программируемых логических ячеек, аналогичных применяемым в Artix или Kintex. Zynq-7000 имеют также разновидность Zynq-7000S, отличающуюся одноядерной, ане двухядерной подсистемой ARM.

Семейство UltaScale+ также включают микросхемы Zynq. ОНи обозначаются Zynq UltraScale+ и имеют несколько разновидностей.

Новым направлением архитектуры ПЛИС является анонсированная в 2018 году Adaptive Compute Acceleration Platform (ACAP), или адаптивная платформа ускорения вычислений.
В настоящее время она представлена серией Versal, первые образцы которой выпускаются по технологическому процессу с нормами 7 нм.
ПЛИС Versal объединяют матрицу программируемых ячеек, аппаратные процессоры ARM и сеть аппаратно реализованных 32-разрядных RISC-процессоров.

В настоящее время сохраняют некоторую актуальность недорогие ПЛИС Spartan-6, однако основной интерес представляет серия 7, представленная наибольшим числом разновидностей семейств.

Ниже диаграмма соответствия поколений ПЛИС Xilinx технолгическим процессам.

<center>[[File:FPGA generations.png|700x700px|безрамки]]</center>

=== Слайд:Аппаратный состав FPGA фирмы Xilinx ===
Итак, кроме логических ячеек и блоков вводв-выводв современные FPGA содержат большое число аппаратных блоков, реализующих часто используемые в цифровой схемотехнике функции.
Смысл размещения на кристалле таких блоков состоит в том, что те же узлы, выполняемые с помощью логических ячеек, будут именть больший размер и пониженное быстродействие.
В то же время аппаратная реализация часто используемых блоков несущественно увеличивает площадь кристалла и стоимость.

К аппаратным блокам размещённым в FPGA относятся:
* блоки синхронной статической двухпортовой памяти BRAM;
* блоки цифровой обработки сигналов "умножение с накоплением" Xtreme DSP;
* формирователи тактовых сигналов MMCM (Multi-Mode Clock Managers) и PLL (Phase-Locked Loop);
* скоростные последовательные приемопередатчики (MGT, Multi-Gigabit Transceivers);
* контроллеры PCI Express endpoint и root;
* процессорные ядра ARM (Zynq-700, Zynq-7000S, Zynq-US+).

Семейство Spartan-6 выполнено по нормам 45-нм. В состав семейства входят несколько микросхем в диапазоне логической ёмкости от 4 до 150 тысяч эквивалентных логических ячеек.
Стоит отметить, что характеристики и сферы применения FPGA всё больше ориентируются на аппаратные ядра в этих микросхемах.
Для семейств Spartan это блочная память и секции DSP. Они способны работать на высокой тактовой частоте (275...325 МГц в зависимости от класса скорости ПЛИС) и потребляют не больше энергии, чем аналогичные устройства в микроконтроллерах.

Важным преимуществом ПЛИС является возможность организовывать специальные вычислительные блоки построенные на базе секций DSP. Такие блоки могут работать полностью параллельно и обеспечивать суммарную производительность, превосходящую производительность не только микроконтроллеров, но и сигнальных процессоров.
Например, 16 секци DSP, работающие на частоте 200 МГц (это вполне достижимо для многих модулей ЦОС), дают суммарную производительность, эквивалентную гипотетическому процессору с тактовой частотой 3,2 ГГц.

ПЛИС обладает существенно меньшим разнообразием накристалльных периферийных устройств. Такие компоненты, как флеш-память или EEPROM, АЦП, ЦАП, USB, должны быть реализованы во внешних микросхемах.

В таблице ниже показаны сравнительные характеристики семейств начального уровня.
{| class=standard align=center
!Характеристика !! Spartan-6 !! Spartan-7!! Artix-7 !! Zynq-7000
|-
|Логические ячейки, тыс.||4-150||6-100||12-215||23-85
|-
|Блочная память, Мбит||0,2-4,8||0,18-4,3||0,72-13,1||1,8-4,9
|-
|Секции DSP||8-180||10-160||40-740||60-220
|-
|Приемопередатчики||0-8||-||2-16||0-16
|-
|Максимальная скорость приемопередатчиков, Гбит/с||3,2||-||6,6||6,6
|-
|Число программируемых внешних выводов, максимум||576||400||500||328
|}

=== Слайд:Логические ячейки FPGA===
Логические ячейки являются основным программируемым ресурсом FPGA, определяющим её архитектуру как таковую и наиболее универсальным с точки зрения функциональных возможностей.

В современных семействах, включая Spartan-6, серию 7 и последующие, ячейка состоит из 6-входовой таблицы истинности (LUT, Look-Up Table) и двух триггеров.

<center>[[File:Logic cell.png|700x700px|безрамки]]</center>

На протяжении развития FPGA архитектура логической ячейки претерпевала изменения, которые схематично можно проиллюстрировать следующим образом:

<center>[[File:Evolution of logic cell virtex.png|1100x1100px|безрамки]]</center>

<center>[[File:Evolution of logic cell Spartan.png|700x700px|безрамки]]</center>

Можно увидеть, что от 4-х входовой LUT ячейки перешли 6-и входовой и от одного триггера в ячейке к двум.

==== Слайд:Комбинационная логика на базе LUT====
Комбинационная логика реализуется в таких ячейках путём заполнения таблиц истинности, представляющих собой модули памяти. Комбинация состояний на входах для такого модуля является адресом ячейки, хранящей ребуемое значение выхода.
Такой подход позволяет реализовать произвольную логическую функцию, поскольку независимо от сложности схемы все возможные состояния выхода записываются в память.
Эта память представляет собой ОЗУ, и её содержимое записывается в процессе загрузки конфигурации FPGA.

LUT реализует любую функцию с не более чем 6 операндами. Кроме того, возможно использование LUT в режимес частично совмещёнными входами, когда память разбивается на два фрагмента по 21 бита, давая возможность сформировать две логические функции с не более чем 5 операндами каждая.
При этом, поскольку в самой LUT всехо 6 входов, часть входов должна быть обобщена. Такой режим используется САПР по мере возможности.

<center>[[File:6-LUT.png|700x700px|безрамки]]</center>

==== Слайд:LUT в режиме распределенной памяти (distributed memory)====
LUT могут также использоваться в режимах распределенной памяти (distributed memory) и сдвиговых регистров.
Поскольку логический генератор представляет собой элемент статической памяти, который хранит таблицу истинности в явном виде, его можно использовать по прямому назначению – в качестве обычного компонента памяти.

Распределённая память может работать в однопортовом или простом двухпортовом (Simple dual-port) режимах. Простой двухпортовый режим имеет ограничение, что только один порт может использоваться для чтения и записи, а второй предназначен только для чтения.
На рисунке ниже элемент распределённой памяти, который имеет следующие сигналы:
* we – сигнал разрешения записи;
* d – данные для записи
* wclk – вход тактового сигнала;
* a – адрес для чтения/записи;
* dpra – адрес для чтения, второй порт (dual port read address);
* spo – выход первого порта (single port output);
* dpo – выход второго порта (dual port output).
<center>[[File:Distributed mem RAM16X1D.png|700x700px|безрамки]]</center>

Распределённая память удобна для организации небольших блоков данных – буферов, линий задержки, небольших таблиц. Реализация больших блоков на распределённой памяти в общем случае нецелесообразна из-за сильной фрагментации такого блока.
Для объёмов в 512 слов и больше удобнее использовать блочную память.

Тем не менее распределённая память обладает важным свойством, отсутсвующим у блочной памяти, – она допускает асинхронное чтение.

==== Слайд:Сдвиговый регистр на базе LUT====
Другой вариант использования логического генератога – реализация на его базе сдвигового регистра.
Ниже представленно графическое обозначение такого компонента, который имеет следующие сигналы:
* D – данные для записи в сдвиговый регистр;
* CLK – тактовый сигнал;
* A – адресный вход;
* Q – выход данных.

<center>[[File:Shift register based on LUT.png|700x700px|безрамки]]</center>

В простейшем варианте сдвиговый регистр может представлять собой модуль, задерживающий входной сигнал на N тактов.

LUT в режиме сдвигового регистра может использоваться совместно с триггером той же логической ячейки, увеличивая глубину сдвигового регистра на 1.

==== Слайд:Триггер в логической ячейке====
Один из вариантов графического изображения триггера представленно ниже:
<center>[[File:Logic cell trigger.png|700x700px|безрамки]]</center>

Где триггер может иметь следующие сигналы:
* C – вход тактового сигнала;
* D – вход данных;
* CE – вход разрешения записи (clocl enable);
* CLR – вход ассинхронного сброса (clear);
* PRE – вход ассинхронной установки в логическую единицу (pre-set);
* R – вход синхронного сброса (reset);
* S – вход синхронной установки в логическую единицу (set);
* Q – выход данных.

Физически существует только по одному сигналу сброса/установки S/R.
Сброс, установка (синхронные или ассинхронные) реализуются путём комбинирования триггера с другими ресурсами ячейки.

=== Слайд:Секция (slice) в FPGA===
Логические ячейки входят в состав ''секции'' (slice), которая объединяет 4 логические ячейки. Понятие секции введено потому, что кроме LUT и триггеров она имеет дополнительные компоненты.

Дополнительные компоненты секции – это цепи '''ускоренного переноса''' и '''мультиплексоры'''. Цепи ускоренного переноса служат для построения сумматоров и вычитателей.
Поскольку операции сложения и вычитания широко используются в цифровой схемотехнике, для них в ячейку были добавлены специальные компоненты, которые вычисляют сумму и передают бит переноса на следующий аналогичный компонент соседней секции.
'''Синтезаторы автоматически поддерживают такие конструкции, поэтому выражения вида a + b будут реализованы с использованием цепей ускорения переноса.'''
Не следует пытаться описывать сумматоры с помощью эквивалентных логических выражений, поскольку в этом случае они будут реализованы в виде таблиц истинности в LUT, а не на базе специализированных цепей.

Дополнительные мультиплексоры F7MUX объединяют выходы двух LUT. Эти блоки могут быть полезны в ряде случаев, уменьшая число LUT, требуемых для построения логического узла. Например, схема с 7 входами может быть реализована не на двух LUT, а на связке LUT + F7MUX.
'''Такие преобразования автоматически выполняются синтезатором''' и обычно не требуют мпециального внимания разработчика.

=== Слайд:Конфигурируемый логический блок (Configurable Logic Block) в FPGA===
Две секции образуют конфигурируемы логический блок (КЛБ, CLB – Configurable Logic Block).
Рассматривать КЛБ можно начать с семейства Spartan-6, поскольку в нём появилось заметное нововведение в виде трёх разновидностей логической ячейки.
Полезной осбенностью FPGA Xilinx традиционно являлась возсожность использования LUT в режимах распределённой памяти 1x16 или свдигового регистра.
Впоследствии число таких универсальных ячеек было сокращено, и появились секции SliceM и SliceL (символы M и L обозначают Memory и Logic соответсвенно, т.е. ряд ячеек мог реализовывать функцию памяти, а остальные – только логику).
Вместе с тем оба типа секций располагались в рамках каждого КЛБ, т.е. оба типа секций распределялись равномерно по всей матрице КЛБ.
В Spartan-6 появился третий тип – SliceX. Это менее мощная разновидность секции, поскольку в ней отсутствует цепь ускоренного переноса, т.е. такая секция не может служить для организации сложения или вычитания.

В итоге в КЛБ Spartan-6 оказываются следующие секции:
* SliceM – универсальная секция с LUT, конфигурируемым во всех режимах, а также с линиями ускоренного переноса;
* SliceL – LUT конфигурируется только как логический генератор, есть цепи ускоренного переноса;
* SliceX – LUT конфигурируется только как логический генератор, нет цепей ускоренного переноса.
Их двух КЛБ один содержит пару секций SliceL+SliceX, а другой – SliceM+SliceX.
Такие КЛБ называются CLB_LX и CLB_MX соответсвенн.

Для эффективного использования ресурсов логических ячеек и секций следует обращать внимание на возможность реализации сложения/вычитания с помощью цепей ускоренного переноса, а мультплексоров – с применением дополнительных мультиплексоров секций.
Для этого '''операции сложения/вычитания и мультиплексирование (например, с помощью конструкций switch или case в VHDL) рекомендуется использовать по мере возможностей'''.

=== Слайд:Отличия секций серии 7 и UltaScale от секций Spartan-6 ===
В серии 7 используется комбинация из одной секции SliceM и трёх секций SliceL. Секции SliceX Не используются, таким образом, все секции имеют цепи ускоренного переноса.

Кроме мультиплексоров F7MUX, объединяющих выходы двух LUT, в секциях серии 7 есть мультиплексоры F8MUX, объединяющие выходы двух F7MUX.
Таким образом, некоторые варианты схем могут быть реализованы с использованием меньшего числа секций в ПЛИС серии 7 по сравнению с Spartan-6.

В семействе UltaScale, следующим за серией 7, выходы мультиплексоров F8MUX объединяются мультиплексором F9MUX. Все мультиплексоры применяются синтезатором автоматически, без явного участия разработчика.


Можно выделить основные компоненты секции:
* таблицы истинности (4 шт.);
* триггеры (8 шт.);
* мультиплексоры F7MUX и F8MUX;
* цепь ускоренного переноса.

=== Слайд:Блоки ввода вывода в FPGA===

=== Слайд:Блочная память в FPGA===
Блочная память является показательным примером встроенного аппаратного ресурса, повышающего эффективность ПЛИС при решении типовых задач схемотехники.
Блок памяти занимает гораздо меньше места, чем аналогичный по ёмкости блок, выполненный на распределённой памяти логических ячеек, и к тому же обладает высокими характеристиками производительности.
Память является "истинно двухпортовой" (true dual port).
Это означает, что она имеет два независимых набора сигналов, допускающих проведение операций чтения или записи одновременно.
Альтернативой является разновидность ''simple dual-port'', когда только один порт допускает и чтение, и запись, а второй работает в режиме "только чтение".

Память в Spartan-6 размещается блоками по 18 кбит. Графическое представление компонента блочной памяти показано ниже, где сигналы имеют следующие обозначения (сигналы с именами заканчивающимися на A и B соответсвуют портам A и B):
* ADDRA, ADDRB – входы адреса;
* DIA, DIB – входы данных для записи;
* DIPA, DIPB – дополнительные разряды двходов данных;
* WEA, WEB – входы разрешения записи;
* CLKA, CLKB – тактовые сигналы;
* ENA, ENB – сигналы разрешения работы;
* REGCA, REGCB – разрешение записи во внутренний конвейеризирующий регистр данных;
* RSTA, RSTB – входы сброса внутренних регистров данных (сброс массива ячеек памяти с помощью этих сигналов невозможен);
* DOA, DOB – выходы данных;
* DOPA, DOPB – дополнительные разряды выходов данных.

<center>[[File:RAMB16WER.png|700x700px|безрамки]]</center>

Память, несмотря на физическую организацию в виде массива 1024 X 18 бит, может выступать в различных конфигурациях: 16k X 1, 8k x 2, 4k x 4, 2k x 9, 1k x 18, 512 x 36.
Разработчик сожет самостоятельно контролировать используемый режим или использовать результаты синтеза.


Память BRAM может быть автоматически сгенерирована синтезатором на основе анализа исходных текстов проекта. Разработчик может принудительно задать использование такой памяти в проекте, установив подключение сигналов (component instantiation).



При одновременном доступе к ячейке памяти по двум портам, когда один из портов производит запись, а другой – чтение, возможны следующие режимы работы:
* чтение перед записью (read before write) – порт, выполняющий чтение, выдаёт старое значение ячейки памяти, в которую производится запись по другому порту;
* чтение после записи (read after write) – порт, выполняющий чтение, выдаёт значение, которое записывается по другому порту;
* нет чтения при записи (no read on write), состояние порта не изменяется.
В последнем случае речь идёт не об отстуствии записи в ячейку, а о сохранении состояния выходного регистра модуля памяти.



=== Слайд:Тактовые ресурсы FPGA===

=== Слайд:Высокоскоростные последовательные приемопередатчики FPGA===

=== Слайд:Аппаратные контроллеры PCI Express===

=== Слайд:Модуль DeviceDNA===

=== Слайд:Модуль AMS (Agile Mixed Signal, только для серии 7)===
* Какие основные поставщики?
* Какие особенности при проектировании схем с исопльзованием FPGA?
* Общая структура FPGA
* Структура FPGA фирмы XILINX

Файл:RAMB16WER.png

2020-11-29T21:38:56Z

Yura:

Проектирование цифровых систем на языках описания аппаратуры/Лекция 16

2020-11-29T17:23:32Z

Yura: /* Слайд:Блочная память в FPGA */

{{ПЦСЯОА TOC}}

<slideshow style="nobook" headingmark="Слайд:" incmark=":step" scaled="true">
;title: Проектирование схем на FPGA
;author: Ланкевич Ю.Ю.
</slideshow>

== Слайд:Введение в проектирование схем на ПЛИС ==
Основные современные типы ПЛИС:
* CPLD – Complex Programmable Logic Devices – сложные программируемые логические устройства;
* FPGA – Field Programmable Array – программируемые пользователем вентильные матрицы.

== Слайд: общие сведения о CPLD ==
Идеей CPLD является реализация нескольких узлов на одном кристалле, добавляя к ним возможности передачи сигналов между узлами. Современные микросхемы CPLD имеют программируемые узлы на основе флеш памяти, т.е. являются многократно программируемыми, и содержат блоки из 18 или 16 триггеров вместе с соответсвующей матрицей вентилей И-ИЛИ. Такие ПЛИС обладают предсказуемыми задержками распространения сигнала (входные сигналы проходят через несложную схему вентелей и коммутационных узлов), пркатически не требуют внешних компонентов и удобны для работы в качестве "''glue logic''", т.е. микросхем, выполняющих в устройстве сопряжение более сложных устройств и заменяющих на печатной плате множество более простых микросхем, состоящих из нескольких вентелей.

Недостатком архитектуры CPLD является сложность построения более ёмких микросхем. Существующие в настоящее время CPLD состоят из десятков-сотен триггеров и практически не получают преимуществ от перехода к новым технологическим процессам.

Микросхемы с архитектурой CPLD в настоящее время всё ещё выпускаются компанией Xilinx. Это серия CoolRunner-II, которую рассмотрим далее.

== Слайд: общие сведения об FPGA ==
Программируемые микросхемы с архитектурой FPGA имеют в основе набор конфигурируемых блоков (логических ячеек), содержащих базовые компоненты цифровой логики – логические элементы и триггеры. Отдельные ячейки соединяются друг с другом с помощью программируемых трассировачных линий, как показано на рисунке ниже.

Идеей, реализованной в FPGA, является прямое задание логических функций в виде таблицы истинности (LUT, Look-Up Table). Вместо коммутации вентилей ИЛИ и И таблица истинности представляет собой просто блок памяти, на адресные входы которого подаются входные логические сигналы. Их комбинация естественным образом выбирает одну из ячеек таблицы, в которой хранится требуемое состояние ячейки – 0 или 1. Таким образом, LUT в FPGA может реализовать любую логическую функцию, если число её входов не превышает число входов LUT. Долгое время LUT в FPGA имели 4 входа, т.е. содержали 16 однобитовых ячеек памяти. Комбинация "4-входовый логический генератор и триггер" получила название "эквивалентная логическая ячейка" (''equivalent logic cell'') и часто используется для определения сложности схемы, хотя современные FPGA используют уже 6-входовые LUT.

Несколько логических ячеек объединяются в конфигурируемые логические блоки (КЛБ, Configurable Logic Block, CLB). Между блоками КЛБ, размещёнными на кристалле в виде прямоугольной матрицы, проложены программируемые трассировочные линии, а по периметру микросхемы располагаются программируемые блоки ввода-выводв (БВВ).

<center>[[File:Programmable resources of FPGA.png|700x700px|безрамки]]</center>

Соединение КЛБ трассировочными линиями также может регулироваться. На пересечении вертикальных и горизонтальных линий расположены программируемые трассировочные матрицы (Programmable Routing Matrix), которые так же, как LUT, управляются конфигурационной памятью FPGA. В современных FPGA присутствует достаточное число трассироваочных линий разных типов (от локальных, соединяющих соседние КЛБ, до глобальных, пересекающих весь кристалл или его крупный регион). Как правило, числа трассировочных линий достаточно для выполнения всех соединений проекта, однако при высокой степени использования КЛБ и слишком сложных соединениях число трассировочных линий может оказаться недостаточным. Поэтому от FPGA не стоит ожидать 100%-го использования программируемых ячеек.

Реализацию цифровой схемы в FPGA можно проиллюстрировать следующим образом:

<center>[[File:FPGA architecture fragment.png|700x700px|безрамки]]</center>

В логические ячейки КЛБ заносятся требуемые таблицы истинности, при необходимости подключаются триггеры логических ячеек. Соединения с другими ячейками выполняются с помощью замыкания соответствующих коммутационных транзисторов в трассировочных линиях.

На рисунке видно, что две ячейки из всего массива оказались запрограммированы на реализацию определённой логической функции. Поскольку для реализации схемы одной ячейки оказалось недостаточно, её выход был подключён к входу другой ячейки, для чего задействованы трассировочные линии FPGA. Чтобы реализовать такую схему, необходимо задать режимы работы отдельных компонентов внутри ячеек, а также активировать цифровые ключи, соединяющие отдельные сегменты трассировочных линий. Настройки компонентов и информация о включенных/выключенных коммутаторах хранится в специальной памяти внутри FPGA. Поскольку эта память выполнена по технологии SRAM, она имеет неограниченное число циклов перезаписи, однако теряет информации при пропадании питания. Поэтому интерфейс программирования и внешняя энергозависимая микросхема являются обязательными для работы с FPGA.

На практике программирование ячеек и формирование трассировочных линий выполняется автоматически с помощью системы автоматизированного проектирования. Структура файла конфигурации является строго конфиденциальной информацией, и формирование такого файла может быть выполнено только с помощью САПР конкретного производителя FPGA.

Основные особенности подхода, реализованного в FPGA:
# FPGA подразумевают ''гранулярность'' схемы, это значит, что сложные с не равномерным использованием компонентов всё равно необходимо приводить к базовым возможностям логических ячеек, причём вероятнее всего какие-то возможности ячеек будут незадействованы;
# программируемые трассировачные линии имеют большую задержку распространения сигнала по сравнению с металлическими соединителями интегральных схем, поэтому рабочие частоты ПЛИС оказываются меньше, чем частоты заказных/полузаказных СБИС.

Таким образом, проекты на базе ПЛИС оказываются медленнее и дороже решения на базе стандартных (Standart Product) или специализированных микросхем (ASIC, ASSP – Application-Specific Integrated Circuit, Application-Specific Standart Product).
Но поскольку стоимость подготовки производства интегральных схем постоянно растёт и, например, для технологического процесса с нормой 32 нм достигала 200 млн. долларов США (по данным на 2012г), то разработка специализированной микросхемы оказывается экономически целесообразной только для массового производства.
А для устройств, выпускаемых небольшими тиражами ПЛИС являются подходящей элементной базой.

== Слайд: FPGA фирмы Xilinx==
Одним из основных производителей ПЛИС является фирма Xilinx.
В конце 90х годов основной линейкой FPGA среди продукции Xilinx была серия XC4000 (семейства XC4000E, XC4000XL и XC4000XLA).
Архитектура этой линейки оказалась довольно удачной, однако выяснилось, что в целом ряде проектов возможности стандартной ячейки ПЛИС используются далеко не полностью.
Возникла естественная альтернатива – использовать дорогие устройства с максимальной производительностью и полным набором функциональных возможностей или, напротив, дешевые ПЛИС, обеспечивающие базовые функции, требующиеся для большинства типовых проектов.
В результате фирма Xilinx начала выпускать различные серии FPGA, отвечающие упомянутым альтернативам.

Стандартное недорогое решение представляла серия Spartan, на смену которой пришли серии Artix (минимальная стоимость) и Kintex (умеренная стоимость при высокой производительности в задачах цифровой обработки сигналов), наилучшие технические характеристики достигаются в серии Virtex.
На данный момент активными являются семейства серии 7 – Artix-7, Spartan-7, Kintex-7, Virtex-7. Микросхемы UltraScale и UltraScale+ относятся к верхнему ценовому диапазону и предназначены для построения сложных систем с максимальной степенью интеграции компонентов на кристалле.
Ячейки серии Kintex ничем не отличаюися от ячеек более дорогой серии Virtex.

== Слайд:Архитектура FPGA фирмы Xilinx ==
Архитектура ранних семейств (например, XC4000) представляла собой прямоугольную сатрицу однотипных логических ячеек, окруженных блоками ввода-вывода. Такая архитектура выглядит однородно и в целом удобна для реализации самых разных цифровых схем. Однако с учётом сниженной тактовой частоты программируемой схемы и необходимостью тратить существенную часть площади кристалла на коммутационные линии и неиспользуемые ресурсы ячеек, выяснилось, что целый ряд широко используемых компонентов реализуется в FPGA крайне неэффективно.

Поэтому в начале 2000-х годов FPGA Xilinx кроме собственно логических ячеек содержали уже аппаратные блоки. В первую очередь были добавлены:
* блоки синхронной статической двухпортовой памяти (Block RAM, BRAM). В более современных семействах были добавлены также и более крупные блоки памяти UltaRAM;
* умножители независимых целочисленных операндов, позже превратившиеся в "блоки цифровой обработки сигналов", реализующие операцию "умножение с накоплением", обозначаемые как XtreameDSP или DSP48;
* высокоскоростные последовательные приемопередатчики (MultiGigabit Transceivers, MGT).

<center>[[File:Evolution of system architecture of FPGA.png|700x700px|безрамки]]</center>

Отдельным направлением ПЛИС, анонс которого состоялся в 2011 году, являются микросхемы класса All Programmable SoC (ППСНК, полностью программируемые системы на кристалле). Первыми из микросхем такого типа являются AP SoC семейства Zynq-7000.
Они включают в себя процессорное ядро ARM и матрицу программируемых логических ячеек, аналогичных применяемым в Artix или Kintex. Zynq-7000 имеют также разновидность Zynq-7000S, отличающуюся одноядерной, ане двухядерной подсистемой ARM.

Семейство UltaScale+ также включают микросхемы Zynq. ОНи обозначаются Zynq UltraScale+ и имеют несколько разновидностей.

Новым направлением архитектуры ПЛИС является анонсированная в 2018 году Adaptive Compute Acceleration Platform (ACAP), или адаптивная платформа ускорения вычислений.
В настоящее время она представлена серией Versal, первые образцы которой выпускаются по технологическому процессу с нормами 7 нм.
ПЛИС Versal объединяют матрицу программируемых ячеек, аппаратные процессоры ARM и сеть аппаратно реализованных 32-разрядных RISC-процессоров.

В настоящее время сохраняют некоторую актуальность недорогие ПЛИС Spartan-6, однако основной интерес представляет серия 7, представленная наибольшим числом разновидностей семейств.

Ниже диаграмма соответствия поколений ПЛИС Xilinx технолгическим процессам.

<center>[[File:FPGA generations.png|700x700px|безрамки]]</center>

=== Слайд:Аппаратный состав FPGA фирмы Xilinx ===
Итак, кроме логических ячеек и блоков вводв-выводв современные FPGA содержат большое число аппаратных блоков, реализующих часто используемые в цифровой схемотехнике функции.
Смысл размещения на кристалле таких блоков состоит в том, что те же узлы, выполняемые с помощью логических ячеек, будут именть больший размер и пониженное быстродействие.
В то же время аппаратная реализация часто используемых блоков несущественно увеличивает площадь кристалла и стоимость.

К аппаратным блокам размещённым в FPGA относятся:
* блоки синхронной статической двухпортовой памяти BRAM;
* блоки цифровой обработки сигналов "умножение с накоплением" Xtreme DSP;
* формирователи тактовых сигналов MMCM (Multi-Mode Clock Managers) и PLL (Phase-Locked Loop);
* скоростные последовательные приемопередатчики (MGT, Multi-Gigabit Transceivers);
* контроллеры PCI Express endpoint и root;
* процессорные ядра ARM (Zynq-700, Zynq-7000S, Zynq-US+).

Семейство Spartan-6 выполнено по нормам 45-нм. В состав семейства входят несколько микросхем в диапазоне логической ёмкости от 4 до 150 тысяч эквивалентных логических ячеек.
Стоит отметить, что характеристики и сферы применения FPGA всё больше ориентируются на аппаратные ядра в этих микросхемах.
Для семейств Spartan это блочная память и секции DSP. Они способны работать на высокой тактовой частоте (275...325 МГц в зависимости от класса скорости ПЛИС) и потребляют не больше энергии, чем аналогичные устройства в микроконтроллерах.

Важным преимуществом ПЛИС является возможность организовывать специальные вычислительные блоки построенные на базе секций DSP. Такие блоки могут работать полностью параллельно и обеспечивать суммарную производительность, превосходящую производительность не только микроконтроллеров, но и сигнальных процессоров.
Например, 16 секци DSP, работающие на частоте 200 МГц (это вполне достижимо для многих модулей ЦОС), дают суммарную производительность, эквивалентную гипотетическому процессору с тактовой частотой 3,2 ГГц.

ПЛИС обладает существенно меньшим разнообразием накристалльных периферийных устройств. Такие компоненты, как флеш-память или EEPROM, АЦП, ЦАП, USB, должны быть реализованы во внешних микросхемах.

В таблице ниже показаны сравнительные характеристики семейств начального уровня.
{| class=standard align=center
!Характеристика !! Spartan-6 !! Spartan-7!! Artix-7 !! Zynq-7000
|-
|Логические ячейки, тыс.||4-150||6-100||12-215||23-85
|-
|Блочная память, Мбит||0,2-4,8||0,18-4,3||0,72-13,1||1,8-4,9
|-
|Секции DSP||8-180||10-160||40-740||60-220
|-
|Приемопередатчики||0-8||-||2-16||0-16
|-
|Максимальная скорость приемопередатчиков, Гбит/с||3,2||-||6,6||6,6
|-
|Число программируемых внешних выводов, максимум||576||400||500||328
|}

=== Слайд:Логические ячейки FPGA===
Логические ячейки являются основным программируемым ресурсом FPGA, определяющим её архитектуру как таковую и наиболее универсальным с точки зрения функциональных возможностей.

В современных семействах, включая Spartan-6, серию 7 и последующие, ячейка состоит из 6-входовой таблицы истинности (LUT, Look-Up Table) и двух триггеров.

<center>[[File:Logic cell.png|700x700px|безрамки]]</center>

На протяжении развития FPGA архитектура логической ячейки претерпевала изменения, которые схематично можно проиллюстрировать следующим образом:

<center>[[File:Evolution of logic cell virtex.png|1100x1100px|безрамки]]</center>

<center>[[File:Evolution of logic cell Spartan.png|700x700px|безрамки]]</center>

Можно увидеть, что от 4-х входовой LUT ячейки перешли 6-и входовой и от одного триггера в ячейке к двум.

==== Слайд:Комбинационная логика на базе LUT====
Комбинационная логика реализуется в таких ячейках путём заполнения таблиц истинности, представляющих собой модули памяти. Комбинация состояний на входах для такого модуля является адресом ячейки, хранящей ребуемое значение выхода.
Такой подход позволяет реализовать произвольную логическую функцию, поскольку независимо от сложности схемы все возможные состояния выхода записываются в память.
Эта память представляет собой ОЗУ, и её содержимое записывается в процессе загрузки конфигурации FPGA.

LUT реализует любую функцию с не более чем 6 операндами. Кроме того, возможно использование LUT в режимес частично совмещёнными входами, когда память разбивается на два фрагмента по 21 бита, давая возможность сформировать две логические функции с не более чем 5 операндами каждая.
При этом, поскольку в самой LUT всехо 6 входов, часть входов должна быть обобщена. Такой режим используется САПР по мере возможности.

<center>[[File:6-LUT.png|700x700px|безрамки]]</center>

==== Слайд:LUT в режиме распределенной памяти (distributed memory)====
LUT могут также использоваться в режимах распределенной памяти (distributed memory) и сдвиговых регистров.
Поскольку логический генератор представляет собой элемент статической памяти, который хранит таблицу истинности в явном виде, его можно использовать по прямому назначению – в качестве обычного компонента памяти.

Распределённая память может работать в однопортовом или простом двухпортовом (Simple dual-port) режимах. Простой двухпортовый режим имеет ограничение, что только один порт может использоваться для чтения и записи, а второй предназначен только для чтения.
На рисунке ниже элемент распределённой памяти, который имеет следующие сигналы:
* we – сигнал разрешения записи;
* d – данные для записи
* wclk – вход тактового сигнала;
* a – адрес для чтения/записи;
* dpra – адрес для чтения, второй порт (dual port read address);
* spo – выход первого порта (single port output);
* dpo – выход второго порта (dual port output).
<center>[[File:Distributed mem RAM16X1D.png|700x700px|безрамки]]</center>

Распределённая память удобна для организации небольших блоков данных – буферов, линий задержки, небольших таблиц. Реализация больших блоков на распределённой памяти в общем случае нецелесообразна из-за сильной фрагментации такого блока.
Для объёмов в 512 слов и больше удобнее использовать блочную память.

Тем не менее распределённая память обладает важным свойством, отсутсвующим у блочной памяти, – она допускает асинхронное чтение.

==== Слайд:Сдвиговый регистр на базе LUT====
Другой вариант использования логического генератога – реализация на его базе сдвигового регистра.
Ниже представленно графическое обозначение такого компонента, который имеет следующие сигналы:
* D – данные для записи в сдвиговый регистр;
* CLK – тактовый сигнал;
* A – адресный вход;
* Q – выход данных.

<center>[[File:Shift register based on LUT.png|700x700px|безрамки]]</center>

В простейшем варианте сдвиговый регистр может представлять собой модуль, задерживающий входной сигнал на N тактов.

LUT в режиме сдвигового регистра может использоваться совместно с триггером той же логической ячейки, увеличивая глубину сдвигового регистра на 1.

==== Слайд:Триггер в логической ячейке====
Один из вариантов графического изображения триггера представленно ниже:
<center>[[File:Logic cell trigger.png|700x700px|безрамки]]</center>

Где триггер может иметь следующие сигналы:
* C – вход тактового сигнала;
* D – вход данных;
* CE – вход разрешения записи (clocl enable);
* CLR – вход ассинхронного сброса (clear);
* PRE – вход ассинхронной установки в логическую единицу (pre-set);
* R – вход синхронного сброса (reset);
* S – вход синхронной установки в логическую единицу (set);
* Q – выход данных.

Физически существует только по одному сигналу сброса/установки S/R.
Сброс, установка (синхронные или ассинхронные) реализуются путём комбинирования триггера с другими ресурсами ячейки.

=== Слайд:Секция (slice) в FPGA===
Логические ячейки входят в состав ''секции'' (slice), которая объединяет 4 логические ячейки. Понятие секции введено потому, что кроме LUT и триггеров она имеет дополнительные компоненты.

Дополнительные компоненты секции – это цепи '''ускоренного переноса''' и '''мультиплексоры'''. Цепи ускоренного переноса служат для построения сумматоров и вычитателей.
Поскольку операции сложения и вычитания широко используются в цифровой схемотехнике, для них в ячейку были добавлены специальные компоненты, которые вычисляют сумму и передают бит переноса на следующий аналогичный компонент соседней секции.
'''Синтезаторы автоматически поддерживают такие конструкции, поэтому выражения вида a + b будут реализованы с использованием цепей ускорения переноса.'''
Не следует пытаться описывать сумматоры с помощью эквивалентных логических выражений, поскольку в этом случае они будут реализованы в виде таблиц истинности в LUT, а не на базе специализированных цепей.

Дополнительные мультиплексоры F7MUX объединяют выходы двух LUT. Эти блоки могут быть полезны в ряде случаев, уменьшая число LUT, требуемых для построения логического узла. Например, схема с 7 входами может быть реализована не на двух LUT, а на связке LUT + F7MUX.
'''Такие преобразования автоматически выполняются синтезатором''' и обычно не требуют мпециального внимания разработчика.

=== Слайд:Конфигурируемый логический блок (Configurable Logic Block) в FPGA===
Две секции образуют конфигурируемы логический блок (КЛБ, CLB – Configurable Logic Block).
Рассматривать КЛБ можно начать с семейства Spartan-6, поскольку в нём появилось заметное нововведение в виде трёх разновидностей логической ячейки.
Полезной осбенностью FPGA Xilinx традиционно являлась возсожность использования LUT в режимах распределённой памяти 1x16 или свдигового регистра.
Впоследствии число таких универсальных ячеек было сокращено, и появились секции SliceM и SliceL (символы M и L обозначают Memory и Logic соответсвенно, т.е. ряд ячеек мог реализовывать функцию памяти, а остальные – только логику).
Вместе с тем оба типа секций располагались в рамках каждого КЛБ, т.е. оба типа секций распределялись равномерно по всей матрице КЛБ.
В Spartan-6 появился третий тип – SliceX. Это менее мощная разновидность секции, поскольку в ней отсутствует цепь ускоренного переноса, т.е. такая секция не может служить для организации сложения или вычитания.

В итоге в КЛБ Spartan-6 оказываются следующие секции:
* SliceM – универсальная секция с LUT, конфигурируемым во всех режимах, а также с линиями ускоренного переноса;
* SliceL – LUT конфигурируется только как логический генератор, есть цепи ускоренного переноса;
* SliceX – LUT конфигурируется только как логический генератор, нет цепей ускоренного переноса.
Их двух КЛБ один содержит пару секций SliceL+SliceX, а другой – SliceM+SliceX.
Такие КЛБ называются CLB_LX и CLB_MX соответсвенн.

Для эффективного использования ресурсов логических ячеек и секций следует обращать внимание на возможность реализации сложения/вычитания с помощью цепей ускоренного переноса, а мультплексоров – с применением дополнительных мультиплексоров секций.
Для этого '''операции сложения/вычитания и мультиплексирование (например, с помощью конструкций switch или case в VHDL) рекомендуется использовать по мере возможностей'''.

=== Слайд:Отличия секций серии 7 и UltaScale от секций Spartan-6 ===
В серии 7 используется комбинация из одной секции SliceM и трёх секций SliceL. Секции SliceX Не используются, таким образом, все секции имеют цепи ускоренного переноса.

Кроме мультиплексоров F7MUX, объединяющих выходы двух LUT, в секциях серии 7 есть мультиплексоры F8MUX, объединяющие выходы двух F7MUX.
Таким образом, некоторые варианты схем могут быть реализованы с использованием меньшего числа секций в ПЛИС серии 7 по сравнению с Spartan-6.

В семействе UltaScale, следующим за серией 7, выходы мультиплексоров F8MUX объединяются мультиплексором F9MUX. Все мультиплексоры применяются синтезатором автоматически, без явного участия разработчика.


Можно выделить основные компоненты секции:
* таблицы истинности (4 шт.);
* триггеры (8 шт.);
* мультиплексоры F7MUX и F8MUX;
* цепь ускоренного переноса.

=== Слайд:Блоки ввода вывода в FPGA===

=== Слайд:Блочная память в FPGA===
Блочная память является показательным примером встроенного аппаратного ресурса, повышающего эффективность ПЛИС при решении типовых задач схемотехники.
Блок памяти занимает гораздо меньше места, чем аналогичный по ёмкости блок, выполненный на распределённой памяти логических ячеек, и к тому же обладает высокими характеристиками производительности.
Память является "истинно двухпортовой" (true dual port).
Это означает, что она имеет два независимых набора сигналов, допускающих проведение операций чтения или записи одновременно.
Альтернативой является разновидность ''simple dual-port'', когда только один порт допускает и чтение, и запись, а второй работает в режиме "только чтение".

Память в Spartan-6 размещается блоками по 18 кбит. Графическое представление компонента блочной памяти показано ниже, где сигналы имеют следующие обозначения (сигналы с именами заканчивающимися на A и B соответсвуют портам A и B):
* ADDRA, ADDRB – входы адреса;
* DIA, DIB – входы данных для записи;
* DIPA, DIPB – дополнительные разряды двходов данных;
* WEA, WEB – входы разрешения записи;
* CLKA, CLKB – тактовые сигналы;
* ENA, ENB – сигналы разрешения работы;
* REGCA, REGCB – разрешение записи во внутренний конвейеризирующий регистр данных;
* RSTA, RSTB – входы сброса внутренних регистров данных (сброс массива ячеек памяти с помощью этих сигналов невозможен);
* DOA, DOB – выходы данных;
* DOPA, DOPB – дополнительные разряды выходов данных.

ВСТАВИТЬ РИСУНОК

Память, несмотря на физическую организацию в виде массива 1024 X 18 бит, может выступать в различных конфигурациях: 16k X 1, 8k x 2, 4k x 4, 2k x 9, 1k x 18, 512 x 36.
Разработчик сожет самостоятельно контролировать используемый режим или использовать результаты синтеза.

=== Слайд:Тактовые ресурсы FPGA===

=== Слайд:Высокоскоростные последовательные приемопередатчики FPGA===

=== Слайд:Аппаратные контроллеры PCI Express===

=== Слайд:Модуль DeviceDNA===

=== Слайд:Модуль AMS (Agile Mixed Signal, только для серии 7)===
* Какие основные поставщики?
* Какие особенности при проектировании схем с исопльзованием FPGA?
* Общая структура FPGA
* Структура FPGA фирмы XILINX

Проектирование цифровых систем на языках описания аппаратуры/Лекция 16

2020-11-29T17:03:44Z

Yura: /* Слайд:Конфигурируемый логический блок (Configurable Logic Block) в FPGA */

{{ПЦСЯОА TOC}}

<slideshow style="nobook" headingmark="Слайд:" incmark=":step" scaled="true">
;title: Проектирование схем на FPGA
;author: Ланкевич Ю.Ю.
</slideshow>

== Слайд:Введение в проектирование схем на ПЛИС ==
Основные современные типы ПЛИС:
* CPLD – Complex Programmable Logic Devices – сложные программируемые логические устройства;
* FPGA – Field Programmable Array – программируемые пользователем вентильные матрицы.

== Слайд: общие сведения о CPLD ==
Идеей CPLD является реализация нескольких узлов на одном кристалле, добавляя к ним возможности передачи сигналов между узлами. Современные микросхемы CPLD имеют программируемые узлы на основе флеш памяти, т.е. являются многократно программируемыми, и содержат блоки из 18 или 16 триггеров вместе с соответсвующей матрицей вентилей И-ИЛИ. Такие ПЛИС обладают предсказуемыми задержками распространения сигнала (входные сигналы проходят через несложную схему вентелей и коммутационных узлов), пркатически не требуют внешних компонентов и удобны для работы в качестве "''glue logic''", т.е. микросхем, выполняющих в устройстве сопряжение более сложных устройств и заменяющих на печатной плате множество более простых микросхем, состоящих из нескольких вентелей.

Недостатком архитектуры CPLD является сложность построения более ёмких микросхем. Существующие в настоящее время CPLD состоят из десятков-сотен триггеров и практически не получают преимуществ от перехода к новым технологическим процессам.

Микросхемы с архитектурой CPLD в настоящее время всё ещё выпускаются компанией Xilinx. Это серия CoolRunner-II, которую рассмотрим далее.

== Слайд: общие сведения об FPGA ==
Программируемые микросхемы с архитектурой FPGA имеют в основе набор конфигурируемых блоков (логических ячеек), содержащих базовые компоненты цифровой логики – логические элементы и триггеры. Отдельные ячейки соединяются друг с другом с помощью программируемых трассировачных линий, как показано на рисунке ниже.

Идеей, реализованной в FPGA, является прямое задание логических функций в виде таблицы истинности (LUT, Look-Up Table). Вместо коммутации вентилей ИЛИ и И таблица истинности представляет собой просто блок памяти, на адресные входы которого подаются входные логические сигналы. Их комбинация естественным образом выбирает одну из ячеек таблицы, в которой хранится требуемое состояние ячейки – 0 или 1. Таким образом, LUT в FPGA может реализовать любую логическую функцию, если число её входов не превышает число входов LUT. Долгое время LUT в FPGA имели 4 входа, т.е. содержали 16 однобитовых ячеек памяти. Комбинация "4-входовый логический генератор и триггер" получила название "эквивалентная логическая ячейка" (''equivalent logic cell'') и часто используется для определения сложности схемы, хотя современные FPGA используют уже 6-входовые LUT.

Несколько логических ячеек объединяются в конфигурируемые логические блоки (КЛБ, Configurable Logic Block, CLB). Между блоками КЛБ, размещёнными на кристалле в виде прямоугольной матрицы, проложены программируемые трассировочные линии, а по периметру микросхемы располагаются программируемые блоки ввода-выводв (БВВ).

<center>[[File:Programmable resources of FPGA.png|700x700px|безрамки]]</center>

Соединение КЛБ трассировочными линиями также может регулироваться. На пересечении вертикальных и горизонтальных линий расположены программируемые трассировочные матрицы (Programmable Routing Matrix), которые так же, как LUT, управляются конфигурационной памятью FPGA. В современных FPGA присутствует достаточное число трассироваочных линий разных типов (от локальных, соединяющих соседние КЛБ, до глобальных, пересекающих весь кристалл или его крупный регион). Как правило, числа трассировочных линий достаточно для выполнения всех соединений проекта, однако при высокой степени использования КЛБ и слишком сложных соединениях число трассировочных линий может оказаться недостаточным. Поэтому от FPGA не стоит ожидать 100%-го использования программируемых ячеек.

Реализацию цифровой схемы в FPGA можно проиллюстрировать следующим образом:

<center>[[File:FPGA architecture fragment.png|700x700px|безрамки]]</center>

В логические ячейки КЛБ заносятся требуемые таблицы истинности, при необходимости подключаются триггеры логических ячеек. Соединения с другими ячейками выполняются с помощью замыкания соответствующих коммутационных транзисторов в трассировочных линиях.

На рисунке видно, что две ячейки из всего массива оказались запрограммированы на реализацию определённой логической функции. Поскольку для реализации схемы одной ячейки оказалось недостаточно, её выход был подключён к входу другой ячейки, для чего задействованы трассировочные линии FPGA. Чтобы реализовать такую схему, необходимо задать режимы работы отдельных компонентов внутри ячеек, а также активировать цифровые ключи, соединяющие отдельные сегменты трассировочных линий. Настройки компонентов и информация о включенных/выключенных коммутаторах хранится в специальной памяти внутри FPGA. Поскольку эта память выполнена по технологии SRAM, она имеет неограниченное число циклов перезаписи, однако теряет информации при пропадании питания. Поэтому интерфейс программирования и внешняя энергозависимая микросхема являются обязательными для работы с FPGA.

На практике программирование ячеек и формирование трассировочных линий выполняется автоматически с помощью системы автоматизированного проектирования. Структура файла конфигурации является строго конфиденциальной информацией, и формирование такого файла может быть выполнено только с помощью САПР конкретного производителя FPGA.

Основные особенности подхода, реализованного в FPGA:
# FPGA подразумевают ''гранулярность'' схемы, это значит, что сложные с не равномерным использованием компонентов всё равно необходимо приводить к базовым возможностям логических ячеек, причём вероятнее всего какие-то возможности ячеек будут незадействованы;
# программируемые трассировачные линии имеют большую задержку распространения сигнала по сравнению с металлическими соединителями интегральных схем, поэтому рабочие частоты ПЛИС оказываются меньше, чем частоты заказных/полузаказных СБИС.

Таким образом, проекты на базе ПЛИС оказываются медленнее и дороже решения на базе стандартных (Standart Product) или специализированных микросхем (ASIC, ASSP – Application-Specific Integrated Circuit, Application-Specific Standart Product).
Но поскольку стоимость подготовки производства интегральных схем постоянно растёт и, например, для технологического процесса с нормой 32 нм достигала 200 млн. долларов США (по данным на 2012г), то разработка специализированной микросхемы оказывается экономически целесообразной только для массового производства.
А для устройств, выпускаемых небольшими тиражами ПЛИС являются подходящей элементной базой.

== Слайд: FPGA фирмы Xilinx==
Одним из основных производителей ПЛИС является фирма Xilinx.
В конце 90х годов основной линейкой FPGA среди продукции Xilinx была серия XC4000 (семейства XC4000E, XC4000XL и XC4000XLA).
Архитектура этой линейки оказалась довольно удачной, однако выяснилось, что в целом ряде проектов возможности стандартной ячейки ПЛИС используются далеко не полностью.
Возникла естественная альтернатива – использовать дорогие устройства с максимальной производительностью и полным набором функциональных возможностей или, напротив, дешевые ПЛИС, обеспечивающие базовые функции, требующиеся для большинства типовых проектов.
В результате фирма Xilinx начала выпускать различные серии FPGA, отвечающие упомянутым альтернативам.

Стандартное недорогое решение представляла серия Spartan, на смену которой пришли серии Artix (минимальная стоимость) и Kintex (умеренная стоимость при высокой производительности в задачах цифровой обработки сигналов), наилучшие технические характеристики достигаются в серии Virtex.
На данный момент активными являются семейства серии 7 – Artix-7, Spartan-7, Kintex-7, Virtex-7. Микросхемы UltraScale и UltraScale+ относятся к верхнему ценовому диапазону и предназначены для построения сложных систем с максимальной степенью интеграции компонентов на кристалле.
Ячейки серии Kintex ничем не отличаюися от ячеек более дорогой серии Virtex.

== Слайд:Архитектура FPGA фирмы Xilinx ==
Архитектура ранних семейств (например, XC4000) представляла собой прямоугольную сатрицу однотипных логических ячеек, окруженных блоками ввода-вывода. Такая архитектура выглядит однородно и в целом удобна для реализации самых разных цифровых схем. Однако с учётом сниженной тактовой частоты программируемой схемы и необходимостью тратить существенную часть площади кристалла на коммутационные линии и неиспользуемые ресурсы ячеек, выяснилось, что целый ряд широко используемых компонентов реализуется в FPGA крайне неэффективно.

Поэтому в начале 2000-х годов FPGA Xilinx кроме собственно логических ячеек содержали уже аппаратные блоки. В первую очередь были добавлены:
* блоки синхронной статической двухпортовой памяти (Block RAM, BRAM). В более современных семействах были добавлены также и более крупные блоки памяти UltaRAM;
* умножители независимых целочисленных операндов, позже превратившиеся в "блоки цифровой обработки сигналов", реализующие операцию "умножение с накоплением", обозначаемые как XtreameDSP или DSP48;
* высокоскоростные последовательные приемопередатчики (MultiGigabit Transceivers, MGT).

<center>[[File:Evolution of system architecture of FPGA.png|700x700px|безрамки]]</center>

Отдельным направлением ПЛИС, анонс которого состоялся в 2011 году, являются микросхемы класса All Programmable SoC (ППСНК, полностью программируемые системы на кристалле). Первыми из микросхем такого типа являются AP SoC семейства Zynq-7000.
Они включают в себя процессорное ядро ARM и матрицу программируемых логических ячеек, аналогичных применяемым в Artix или Kintex. Zynq-7000 имеют также разновидность Zynq-7000S, отличающуюся одноядерной, ане двухядерной подсистемой ARM.

Семейство UltaScale+ также включают микросхемы Zynq. ОНи обозначаются Zynq UltraScale+ и имеют несколько разновидностей.

Новым направлением архитектуры ПЛИС является анонсированная в 2018 году Adaptive Compute Acceleration Platform (ACAP), или адаптивная платформа ускорения вычислений.
В настоящее время она представлена серией Versal, первые образцы которой выпускаются по технологическому процессу с нормами 7 нм.
ПЛИС Versal объединяют матрицу программируемых ячеек, аппаратные процессоры ARM и сеть аппаратно реализованных 32-разрядных RISC-процессоров.

В настоящее время сохраняют некоторую актуальность недорогие ПЛИС Spartan-6, однако основной интерес представляет серия 7, представленная наибольшим числом разновидностей семейств.

Ниже диаграмма соответствия поколений ПЛИС Xilinx технолгическим процессам.

<center>[[File:FPGA generations.png|700x700px|безрамки]]</center>

=== Слайд:Аппаратный состав FPGA фирмы Xilinx ===
Итак, кроме логических ячеек и блоков вводв-выводв современные FPGA содержат большое число аппаратных блоков, реализующих часто используемые в цифровой схемотехнике функции.
Смысл размещения на кристалле таких блоков состоит в том, что те же узлы, выполняемые с помощью логических ячеек, будут именть больший размер и пониженное быстродействие.
В то же время аппаратная реализация часто используемых блоков несущественно увеличивает площадь кристалла и стоимость.

К аппаратным блокам размещённым в FPGA относятся:
* блоки синхронной статической двухпортовой памяти BRAM;
* блоки цифровой обработки сигналов "умножение с накоплением" Xtreme DSP;
* формирователи тактовых сигналов MMCM (Multi-Mode Clock Managers) и PLL (Phase-Locked Loop);
* скоростные последовательные приемопередатчики (MGT, Multi-Gigabit Transceivers);
* контроллеры PCI Express endpoint и root;
* процессорные ядра ARM (Zynq-700, Zynq-7000S, Zynq-US+).

Семейство Spartan-6 выполнено по нормам 45-нм. В состав семейства входят несколько микросхем в диапазоне логической ёмкости от 4 до 150 тысяч эквивалентных логических ячеек.
Стоит отметить, что характеристики и сферы применения FPGA всё больше ориентируются на аппаратные ядра в этих микросхемах.
Для семейств Spartan это блочная память и секции DSP. Они способны работать на высокой тактовой частоте (275...325 МГц в зависимости от класса скорости ПЛИС) и потребляют не больше энергии, чем аналогичные устройства в микроконтроллерах.

Важным преимуществом ПЛИС является возможность организовывать специальные вычислительные блоки построенные на базе секций DSP. Такие блоки могут работать полностью параллельно и обеспечивать суммарную производительность, превосходящую производительность не только микроконтроллеров, но и сигнальных процессоров.
Например, 16 секци DSP, работающие на частоте 200 МГц (это вполне достижимо для многих модулей ЦОС), дают суммарную производительность, эквивалентную гипотетическому процессору с тактовой частотой 3,2 ГГц.

ПЛИС обладает существенно меньшим разнообразием накристалльных периферийных устройств. Такие компоненты, как флеш-память или EEPROM, АЦП, ЦАП, USB, должны быть реализованы во внешних микросхемах.

В таблице ниже показаны сравнительные характеристики семейств начального уровня.
{| class=standard align=center
!Характеристика !! Spartan-6 !! Spartan-7!! Artix-7 !! Zynq-7000
|-
|Логические ячейки, тыс.||4-150||6-100||12-215||23-85
|-
|Блочная память, Мбит||0,2-4,8||0,18-4,3||0,72-13,1||1,8-4,9
|-
|Секции DSP||8-180||10-160||40-740||60-220
|-
|Приемопередатчики||0-8||-||2-16||0-16
|-
|Максимальная скорость приемопередатчиков, Гбит/с||3,2||-||6,6||6,6
|-
|Число программируемых внешних выводов, максимум||576||400||500||328
|}

=== Слайд:Логические ячейки FPGA===
Логические ячейки являются основным программируемым ресурсом FPGA, определяющим её архитектуру как таковую и наиболее универсальным с точки зрения функциональных возможностей.

В современных семействах, включая Spartan-6, серию 7 и последующие, ячейка состоит из 6-входовой таблицы истинности (LUT, Look-Up Table) и двух триггеров.

<center>[[File:Logic cell.png|700x700px|безрамки]]</center>

На протяжении развития FPGA архитектура логической ячейки претерпевала изменения, которые схематично можно проиллюстрировать следующим образом:

<center>[[File:Evolution of logic cell virtex.png|1100x1100px|безрамки]]</center>

<center>[[File:Evolution of logic cell Spartan.png|700x700px|безрамки]]</center>

Можно увидеть, что от 4-х входовой LUT ячейки перешли 6-и входовой и от одного триггера в ячейке к двум.

==== Слайд:Комбинационная логика на базе LUT====
Комбинационная логика реализуется в таких ячейках путём заполнения таблиц истинности, представляющих собой модули памяти. Комбинация состояний на входах для такого модуля является адресом ячейки, хранящей ребуемое значение выхода.
Такой подход позволяет реализовать произвольную логическую функцию, поскольку независимо от сложности схемы все возможные состояния выхода записываются в память.
Эта память представляет собой ОЗУ, и её содержимое записывается в процессе загрузки конфигурации FPGA.

LUT реализует любую функцию с не более чем 6 операндами. Кроме того, возможно использование LUT в режимес частично совмещёнными входами, когда память разбивается на два фрагмента по 21 бита, давая возможность сформировать две логические функции с не более чем 5 операндами каждая.
При этом, поскольку в самой LUT всехо 6 входов, часть входов должна быть обобщена. Такой режим используется САПР по мере возможности.

<center>[[File:6-LUT.png|700x700px|безрамки]]</center>

==== Слайд:LUT в режиме распределенной памяти (distributed memory)====
LUT могут также использоваться в режимах распределенной памяти (distributed memory) и сдвиговых регистров.
Поскольку логический генератор представляет собой элемент статической памяти, который хранит таблицу истинности в явном виде, его можно использовать по прямому назначению – в качестве обычного компонента памяти.

Распределённая память может работать в однопортовом или простом двухпортовом (Simple dual-port) режимах. Простой двухпортовый режим имеет ограничение, что только один порт может использоваться для чтения и записи, а второй предназначен только для чтения.
На рисунке ниже элемент распределённой памяти, который имеет следующие сигналы:
* we – сигнал разрешения записи;
* d – данные для записи
* wclk – вход тактового сигнала;
* a – адрес для чтения/записи;
* dpra – адрес для чтения, второй порт (dual port read address);
* spo – выход первого порта (single port output);
* dpo – выход второго порта (dual port output).
<center>[[File:Distributed mem RAM16X1D.png|700x700px|безрамки]]</center>

Распределённая память удобна для организации небольших блоков данных – буферов, линий задержки, небольших таблиц. Реализация больших блоков на распределённой памяти в общем случае нецелесообразна из-за сильной фрагментации такого блока.
Для объёмов в 512 слов и больше удобнее использовать блочную память.

Тем не менее распределённая память обладает важным свойством, отсутсвующим у блочной памяти, – она допускает асинхронное чтение.

==== Слайд:Сдвиговый регистр на базе LUT====
Другой вариант использования логического генератога – реализация на его базе сдвигового регистра.
Ниже представленно графическое обозначение такого компонента, который имеет следующие сигналы:
* D – данные для записи в сдвиговый регистр;
* CLK – тактовый сигнал;
* A – адресный вход;
* Q – выход данных.

<center>[[File:Shift register based on LUT.png|700x700px|безрамки]]</center>

В простейшем варианте сдвиговый регистр может представлять собой модуль, задерживающий входной сигнал на N тактов.

LUT в режиме сдвигового регистра может использоваться совместно с триггером той же логической ячейки, увеличивая глубину сдвигового регистра на 1.

==== Слайд:Триггер в логической ячейке====
Один из вариантов графического изображения триггера представленно ниже:
<center>[[File:Logic cell trigger.png|700x700px|безрамки]]</center>

Где триггер может иметь следующие сигналы:
* C – вход тактового сигнала;
* D – вход данных;
* CE – вход разрешения записи (clocl enable);
* CLR – вход ассинхронного сброса (clear);
* PRE – вход ассинхронной установки в логическую единицу (pre-set);
* R – вход синхронного сброса (reset);
* S – вход синхронной установки в логическую единицу (set);
* Q – выход данных.

Физически существует только по одному сигналу сброса/установки S/R.
Сброс, установка (синхронные или ассинхронные) реализуются путём комбинирования триггера с другими ресурсами ячейки.

=== Слайд:Секция (slice) в FPGA===
Логические ячейки входят в состав ''секции'' (slice), которая объединяет 4 логические ячейки. Понятие секции введено потому, что кроме LUT и триггеров она имеет дополнительные компоненты.

Дополнительные компоненты секции – это цепи '''ускоренного переноса''' и '''мультиплексоры'''. Цепи ускоренного переноса служат для построения сумматоров и вычитателей.
Поскольку операции сложения и вычитания широко используются в цифровой схемотехнике, для них в ячейку были добавлены специальные компоненты, которые вычисляют сумму и передают бит переноса на следующий аналогичный компонент соседней секции.
'''Синтезаторы автоматически поддерживают такие конструкции, поэтому выражения вида a + b будут реализованы с использованием цепей ускорения переноса.'''
Не следует пытаться описывать сумматоры с помощью эквивалентных логических выражений, поскольку в этом случае они будут реализованы в виде таблиц истинности в LUT, а не на базе специализированных цепей.

Дополнительные мультиплексоры F7MUX объединяют выходы двух LUT. Эти блоки могут быть полезны в ряде случаев, уменьшая число LUT, требуемых для построения логического узла. Например, схема с 7 входами может быть реализована не на двух LUT, а на связке LUT + F7MUX.
'''Такие преобразования автоматически выполняются синтезатором''' и обычно не требуют мпециального внимания разработчика.

=== Слайд:Конфигурируемый логический блок (Configurable Logic Block) в FPGA===
Две секции образуют конфигурируемы логический блок (КЛБ, CLB – Configurable Logic Block).
Рассматривать КЛБ можно начать с семейства Spartan-6, поскольку в нём появилось заметное нововведение в виде трёх разновидностей логической ячейки.
Полезной осбенностью FPGA Xilinx традиционно являлась возсожность использования LUT в режимах распределённой памяти 1x16 или свдигового регистра.
Впоследствии число таких универсальных ячеек было сокращено, и появились секции SliceM и SliceL (символы M и L обозначают Memory и Logic соответсвенно, т.е. ряд ячеек мог реализовывать функцию памяти, а остальные – только логику).
Вместе с тем оба типа секций располагались в рамках каждого КЛБ, т.е. оба типа секций распределялись равномерно по всей матрице КЛБ.
В Spartan-6 появился третий тип – SliceX. Это менее мощная разновидность секции, поскольку в ней отсутствует цепь ускоренного переноса, т.е. такая секция не может служить для организации сложения или вычитания.

В итоге в КЛБ Spartan-6 оказываются следующие секции:
* SliceM – универсальная секция с LUT, конфигурируемым во всех режимах, а также с линиями ускоренного переноса;
* SliceL – LUT конфигурируется только как логический генератор, есть цепи ускоренного переноса;
* SliceX – LUT конфигурируется только как логический генератор, нет цепей ускоренного переноса.
Их двух КЛБ один содержит пару секций SliceL+SliceX, а другой – SliceM+SliceX.
Такие КЛБ называются CLB_LX и CLB_MX соответсвенн.

Для эффективного использования ресурсов логических ячеек и секций следует обращать внимание на возможность реализации сложения/вычитания с помощью цепей ускоренного переноса, а мультплексоров – с применением дополнительных мультиплексоров секций.
Для этого '''операции сложения/вычитания и мультиплексирование (например, с помощью конструкций switch или case в VHDL) рекомендуется использовать по мере возможностей'''.

=== Слайд:Отличия секций серии 7 и UltaScale от секций Spartan-6 ===
В серии 7 используется комбинация из одной секции SliceM и трёх секций SliceL. Секции SliceX Не используются, таким образом, все секции имеют цепи ускоренного переноса.

Кроме мультиплексоров F7MUX, объединяющих выходы двух LUT, в секциях серии 7 есть мультиплексоры F8MUX, объединяющие выходы двух F7MUX.
Таким образом, некоторые варианты схем могут быть реализованы с использованием меньшего числа секций в ПЛИС серии 7 по сравнению с Spartan-6.

В семействе UltaScale, следующим за серией 7, выходы мультиплексоров F8MUX объединяются мультиплексором F9MUX. Все мультиплексоры применяются синтезатором автоматически, без явного участия разработчика.


Можно выделить основные компоненты секции:
* таблицы истинности (4 шт.);
* триггеры (8 шт.);
* мультиплексоры F7MUX и F8MUX;
* цепь ускоренного переноса.

=== Слайд:Блоки ввода вывода в FPGA===

=== Слайд:Блочная память в FPGA===

=== Слайд:Тактовые ресурсы FPGA===

=== Слайд:Высокоскоростные последовательные приемопередатчики FPGA===

=== Слайд:Аппаратные контроллеры PCI Express===

=== Слайд:Модуль DeviceDNA===

=== Слайд:Модуль AMS (Agile Mixed Signal, только для серии 7)===
* Какие основные поставщики?
* Какие особенности при проектировании схем с исопльзованием FPGA?
* Общая структура FPGA
* Структура FPGA фирмы XILINX

Проектирование цифровых систем на языках описания аппаратуры/Лекция 16

2020-11-29T16:59:09Z

Yura: /* Слайд:Логические ячейки FPGA */

{{ПЦСЯОА TOC}}

<slideshow style="nobook" headingmark="Слайд:" incmark=":step" scaled="true">
;title: Проектирование схем на FPGA
;author: Ланкевич Ю.Ю.
</slideshow>

== Слайд:Введение в проектирование схем на ПЛИС ==
Основные современные типы ПЛИС:
* CPLD – Complex Programmable Logic Devices – сложные программируемые логические устройства;
* FPGA – Field Programmable Array – программируемые пользователем вентильные матрицы.

== Слайд: общие сведения о CPLD ==
Идеей CPLD является реализация нескольких узлов на одном кристалле, добавляя к ним возможности передачи сигналов между узлами. Современные микросхемы CPLD имеют программируемые узлы на основе флеш памяти, т.е. являются многократно программируемыми, и содержат блоки из 18 или 16 триггеров вместе с соответсвующей матрицей вентилей И-ИЛИ. Такие ПЛИС обладают предсказуемыми задержками распространения сигнала (входные сигналы проходят через несложную схему вентелей и коммутационных узлов), пркатически не требуют внешних компонентов и удобны для работы в качестве "''glue logic''", т.е. микросхем, выполняющих в устройстве сопряжение более сложных устройств и заменяющих на печатной плате множество более простых микросхем, состоящих из нескольких вентелей.

Недостатком архитектуры CPLD является сложность построения более ёмких микросхем. Существующие в настоящее время CPLD состоят из десятков-сотен триггеров и практически не получают преимуществ от перехода к новым технологическим процессам.

Микросхемы с архитектурой CPLD в настоящее время всё ещё выпускаются компанией Xilinx. Это серия CoolRunner-II, которую рассмотрим далее.

== Слайд: общие сведения об FPGA ==
Программируемые микросхемы с архитектурой FPGA имеют в основе набор конфигурируемых блоков (логических ячеек), содержащих базовые компоненты цифровой логики – логические элементы и триггеры. Отдельные ячейки соединяются друг с другом с помощью программируемых трассировачных линий, как показано на рисунке ниже.

Идеей, реализованной в FPGA, является прямое задание логических функций в виде таблицы истинности (LUT, Look-Up Table). Вместо коммутации вентилей ИЛИ и И таблица истинности представляет собой просто блок памяти, на адресные входы которого подаются входные логические сигналы. Их комбинация естественным образом выбирает одну из ячеек таблицы, в которой хранится требуемое состояние ячейки – 0 или 1. Таким образом, LUT в FPGA может реализовать любую логическую функцию, если число её входов не превышает число входов LUT. Долгое время LUT в FPGA имели 4 входа, т.е. содержали 16 однобитовых ячеек памяти. Комбинация "4-входовый логический генератор и триггер" получила название "эквивалентная логическая ячейка" (''equivalent logic cell'') и часто используется для определения сложности схемы, хотя современные FPGA используют уже 6-входовые LUT.

Несколько логических ячеек объединяются в конфигурируемые логические блоки (КЛБ, Configurable Logic Block, CLB). Между блоками КЛБ, размещёнными на кристалле в виде прямоугольной матрицы, проложены программируемые трассировочные линии, а по периметру микросхемы располагаются программируемые блоки ввода-выводв (БВВ).

<center>[[File:Programmable resources of FPGA.png|700x700px|безрамки]]</center>

Соединение КЛБ трассировочными линиями также может регулироваться. На пересечении вертикальных и горизонтальных линий расположены программируемые трассировочные матрицы (Programmable Routing Matrix), которые так же, как LUT, управляются конфигурационной памятью FPGA. В современных FPGA присутствует достаточное число трассироваочных линий разных типов (от локальных, соединяющих соседние КЛБ, до глобальных, пересекающих весь кристалл или его крупный регион). Как правило, числа трассировочных линий достаточно для выполнения всех соединений проекта, однако при высокой степени использования КЛБ и слишком сложных соединениях число трассировочных линий может оказаться недостаточным. Поэтому от FPGA не стоит ожидать 100%-го использования программируемых ячеек.

Реализацию цифровой схемы в FPGA можно проиллюстрировать следующим образом:

<center>[[File:FPGA architecture fragment.png|700x700px|безрамки]]</center>

В логические ячейки КЛБ заносятся требуемые таблицы истинности, при необходимости подключаются триггеры логических ячеек. Соединения с другими ячейками выполняются с помощью замыкания соответствующих коммутационных транзисторов в трассировочных линиях.

На рисунке видно, что две ячейки из всего массива оказались запрограммированы на реализацию определённой логической функции. Поскольку для реализации схемы одной ячейки оказалось недостаточно, её выход был подключён к входу другой ячейки, для чего задействованы трассировочные линии FPGA. Чтобы реализовать такую схему, необходимо задать режимы работы отдельных компонентов внутри ячеек, а также активировать цифровые ключи, соединяющие отдельные сегменты трассировочных линий. Настройки компонентов и информация о включенных/выключенных коммутаторах хранится в специальной памяти внутри FPGA. Поскольку эта память выполнена по технологии SRAM, она имеет неограниченное число циклов перезаписи, однако теряет информации при пропадании питания. Поэтому интерфейс программирования и внешняя энергозависимая микросхема являются обязательными для работы с FPGA.

На практике программирование ячеек и формирование трассировочных линий выполняется автоматически с помощью системы автоматизированного проектирования. Структура файла конфигурации является строго конфиденциальной информацией, и формирование такого файла может быть выполнено только с помощью САПР конкретного производителя FPGA.

Основные особенности подхода, реализованного в FPGA:
# FPGA подразумевают ''гранулярность'' схемы, это значит, что сложные с не равномерным использованием компонентов всё равно необходимо приводить к базовым возможностям логических ячеек, причём вероятнее всего какие-то возможности ячеек будут незадействованы;
# программируемые трассировачные линии имеют большую задержку распространения сигнала по сравнению с металлическими соединителями интегральных схем, поэтому рабочие частоты ПЛИС оказываются меньше, чем частоты заказных/полузаказных СБИС.

Таким образом, проекты на базе ПЛИС оказываются медленнее и дороже решения на базе стандартных (Standart Product) или специализированных микросхем (ASIC, ASSP – Application-Specific Integrated Circuit, Application-Specific Standart Product).
Но поскольку стоимость подготовки производства интегральных схем постоянно растёт и, например, для технологического процесса с нормой 32 нм достигала 200 млн. долларов США (по данным на 2012г), то разработка специализированной микросхемы оказывается экономически целесообразной только для массового производства.
А для устройств, выпускаемых небольшими тиражами ПЛИС являются подходящей элементной базой.

== Слайд: FPGA фирмы Xilinx==
Одним из основных производителей ПЛИС является фирма Xilinx.
В конце 90х годов основной линейкой FPGA среди продукции Xilinx была серия XC4000 (семейства XC4000E, XC4000XL и XC4000XLA).
Архитектура этой линейки оказалась довольно удачной, однако выяснилось, что в целом ряде проектов возможности стандартной ячейки ПЛИС используются далеко не полностью.
Возникла естественная альтернатива – использовать дорогие устройства с максимальной производительностью и полным набором функциональных возможностей или, напротив, дешевые ПЛИС, обеспечивающие базовые функции, требующиеся для большинства типовых проектов.
В результате фирма Xilinx начала выпускать различные серии FPGA, отвечающие упомянутым альтернативам.

Стандартное недорогое решение представляла серия Spartan, на смену которой пришли серии Artix (минимальная стоимость) и Kintex (умеренная стоимость при высокой производительности в задачах цифровой обработки сигналов), наилучшие технические характеристики достигаются в серии Virtex.
На данный момент активными являются семейства серии 7 – Artix-7, Spartan-7, Kintex-7, Virtex-7. Микросхемы UltraScale и UltraScale+ относятся к верхнему ценовому диапазону и предназначены для построения сложных систем с максимальной степенью интеграции компонентов на кристалле.
Ячейки серии Kintex ничем не отличаюися от ячеек более дорогой серии Virtex.

== Слайд:Архитектура FPGA фирмы Xilinx ==
Архитектура ранних семейств (например, XC4000) представляла собой прямоугольную сатрицу однотипных логических ячеек, окруженных блоками ввода-вывода. Такая архитектура выглядит однородно и в целом удобна для реализации самых разных цифровых схем. Однако с учётом сниженной тактовой частоты программируемой схемы и необходимостью тратить существенную часть площади кристалла на коммутационные линии и неиспользуемые ресурсы ячеек, выяснилось, что целый ряд широко используемых компонентов реализуется в FPGA крайне неэффективно.

Поэтому в начале 2000-х годов FPGA Xilinx кроме собственно логических ячеек содержали уже аппаратные блоки. В первую очередь были добавлены:
* блоки синхронной статической двухпортовой памяти (Block RAM, BRAM). В более современных семействах были добавлены также и более крупные блоки памяти UltaRAM;
* умножители независимых целочисленных операндов, позже превратившиеся в "блоки цифровой обработки сигналов", реализующие операцию "умножение с накоплением", обозначаемые как XtreameDSP или DSP48;
* высокоскоростные последовательные приемопередатчики (MultiGigabit Transceivers, MGT).

<center>[[File:Evolution of system architecture of FPGA.png|700x700px|безрамки]]</center>

Отдельным направлением ПЛИС, анонс которого состоялся в 2011 году, являются микросхемы класса All Programmable SoC (ППСНК, полностью программируемые системы на кристалле). Первыми из микросхем такого типа являются AP SoC семейства Zynq-7000.
Они включают в себя процессорное ядро ARM и матрицу программируемых логических ячеек, аналогичных применяемым в Artix или Kintex. Zynq-7000 имеют также разновидность Zynq-7000S, отличающуюся одноядерной, ане двухядерной подсистемой ARM.

Семейство UltaScale+ также включают микросхемы Zynq. ОНи обозначаются Zynq UltraScale+ и имеют несколько разновидностей.

Новым направлением архитектуры ПЛИС является анонсированная в 2018 году Adaptive Compute Acceleration Platform (ACAP), или адаптивная платформа ускорения вычислений.
В настоящее время она представлена серией Versal, первые образцы которой выпускаются по технологическому процессу с нормами 7 нм.
ПЛИС Versal объединяют матрицу программируемых ячеек, аппаратные процессоры ARM и сеть аппаратно реализованных 32-разрядных RISC-процессоров.

В настоящее время сохраняют некоторую актуальность недорогие ПЛИС Spartan-6, однако основной интерес представляет серия 7, представленная наибольшим числом разновидностей семейств.

Ниже диаграмма соответствия поколений ПЛИС Xilinx технолгическим процессам.

<center>[[File:FPGA generations.png|700x700px|безрамки]]</center>

=== Слайд:Аппаратный состав FPGA фирмы Xilinx ===
Итак, кроме логических ячеек и блоков вводв-выводв современные FPGA содержат большое число аппаратных блоков, реализующих часто используемые в цифровой схемотехнике функции.
Смысл размещения на кристалле таких блоков состоит в том, что те же узлы, выполняемые с помощью логических ячеек, будут именть больший размер и пониженное быстродействие.
В то же время аппаратная реализация часто используемых блоков несущественно увеличивает площадь кристалла и стоимость.

К аппаратным блокам размещённым в FPGA относятся:
* блоки синхронной статической двухпортовой памяти BRAM;
* блоки цифровой обработки сигналов "умножение с накоплением" Xtreme DSP;
* формирователи тактовых сигналов MMCM (Multi-Mode Clock Managers) и PLL (Phase-Locked Loop);
* скоростные последовательные приемопередатчики (MGT, Multi-Gigabit Transceivers);
* контроллеры PCI Express endpoint и root;
* процессорные ядра ARM (Zynq-700, Zynq-7000S, Zynq-US+).

Семейство Spartan-6 выполнено по нормам 45-нм. В состав семейства входят несколько микросхем в диапазоне логической ёмкости от 4 до 150 тысяч эквивалентных логических ячеек.
Стоит отметить, что характеристики и сферы применения FPGA всё больше ориентируются на аппаратные ядра в этих микросхемах.
Для семейств Spartan это блочная память и секции DSP. Они способны работать на высокой тактовой частоте (275...325 МГц в зависимости от класса скорости ПЛИС) и потребляют не больше энергии, чем аналогичные устройства в микроконтроллерах.

Важным преимуществом ПЛИС является возможность организовывать специальные вычислительные блоки построенные на базе секций DSP. Такие блоки могут работать полностью параллельно и обеспечивать суммарную производительность, превосходящую производительность не только микроконтроллеров, но и сигнальных процессоров.
Например, 16 секци DSP, работающие на частоте 200 МГц (это вполне достижимо для многих модулей ЦОС), дают суммарную производительность, эквивалентную гипотетическому процессору с тактовой частотой 3,2 ГГц.

ПЛИС обладает существенно меньшим разнообразием накристалльных периферийных устройств. Такие компоненты, как флеш-память или EEPROM, АЦП, ЦАП, USB, должны быть реализованы во внешних микросхемах.

В таблице ниже показаны сравнительные характеристики семейств начального уровня.
{| class=standard align=center
!Характеристика !! Spartan-6 !! Spartan-7!! Artix-7 !! Zynq-7000
|-
|Логические ячейки, тыс.||4-150||6-100||12-215||23-85
|-
|Блочная память, Мбит||0,2-4,8||0,18-4,3||0,72-13,1||1,8-4,9
|-
|Секции DSP||8-180||10-160||40-740||60-220
|-
|Приемопередатчики||0-8||-||2-16||0-16
|-
|Максимальная скорость приемопередатчиков, Гбит/с||3,2||-||6,6||6,6
|-
|Число программируемых внешних выводов, максимум||576||400||500||328
|}

=== Слайд:Логические ячейки FPGA===
Логические ячейки являются основным программируемым ресурсом FPGA, определяющим её архитектуру как таковую и наиболее универсальным с точки зрения функциональных возможностей.

В современных семействах, включая Spartan-6, серию 7 и последующие, ячейка состоит из 6-входовой таблицы истинности (LUT, Look-Up Table) и двух триггеров.

<center>[[File:Logic cell.png|700x700px|безрамки]]</center>

На протяжении развития FPGA архитектура логической ячейки претерпевала изменения, которые схематично можно проиллюстрировать следующим образом:

<center>[[File:Evolution of logic cell virtex.png|1100x1100px|безрамки]]</center>

<center>[[File:Evolution of logic cell Spartan.png|700x700px|безрамки]]</center>

Можно увидеть, что от 4-х входовой LUT ячейки перешли 6-и входовой и от одного триггера в ячейке к двум.

==== Слайд:Комбинационная логика на базе LUT====
Комбинационная логика реализуется в таких ячейках путём заполнения таблиц истинности, представляющих собой модули памяти. Комбинация состояний на входах для такого модуля является адресом ячейки, хранящей ребуемое значение выхода.
Такой подход позволяет реализовать произвольную логическую функцию, поскольку независимо от сложности схемы все возможные состояния выхода записываются в память.
Эта память представляет собой ОЗУ, и её содержимое записывается в процессе загрузки конфигурации FPGA.

LUT реализует любую функцию с не более чем 6 операндами. Кроме того, возможно использование LUT в режимес частично совмещёнными входами, когда память разбивается на два фрагмента по 21 бита, давая возможность сформировать две логические функции с не более чем 5 операндами каждая.
При этом, поскольку в самой LUT всехо 6 входов, часть входов должна быть обобщена. Такой режим используется САПР по мере возможности.

<center>[[File:6-LUT.png|700x700px|безрамки]]</center>

==== Слайд:LUT в режиме распределенной памяти (distributed memory)====
LUT могут также использоваться в режимах распределенной памяти (distributed memory) и сдвиговых регистров.
Поскольку логический генератор представляет собой элемент статической памяти, который хранит таблицу истинности в явном виде, его можно использовать по прямому назначению – в качестве обычного компонента памяти.

Распределённая память может работать в однопортовом или простом двухпортовом (Simple dual-port) режимах. Простой двухпортовый режим имеет ограничение, что только один порт может использоваться для чтения и записи, а второй предназначен только для чтения.
На рисунке ниже элемент распределённой памяти, который имеет следующие сигналы:
* we – сигнал разрешения записи;
* d – данные для записи
* wclk – вход тактового сигнала;
* a – адрес для чтения/записи;
* dpra – адрес для чтения, второй порт (dual port read address);
* spo – выход первого порта (single port output);
* dpo – выход второго порта (dual port output).
<center>[[File:Distributed mem RAM16X1D.png|700x700px|безрамки]]</center>

Распределённая память удобна для организации небольших блоков данных – буферов, линий задержки, небольших таблиц. Реализация больших блоков на распределённой памяти в общем случае нецелесообразна из-за сильной фрагментации такого блока.
Для объёмов в 512 слов и больше удобнее использовать блочную память.

Тем не менее распределённая память обладает важным свойством, отсутсвующим у блочной памяти, – она допускает асинхронное чтение.

==== Слайд:Сдвиговый регистр на базе LUT====
Другой вариант использования логического генератога – реализация на его базе сдвигового регистра.
Ниже представленно графическое обозначение такого компонента, который имеет следующие сигналы:
* D – данные для записи в сдвиговый регистр;
* CLK – тактовый сигнал;
* A – адресный вход;
* Q – выход данных.

<center>[[File:Shift register based on LUT.png|700x700px|безрамки]]</center>

В простейшем варианте сдвиговый регистр может представлять собой модуль, задерживающий входной сигнал на N тактов.

LUT в режиме сдвигового регистра может использоваться совместно с триггером той же логической ячейки, увеличивая глубину сдвигового регистра на 1.

==== Слайд:Триггер в логической ячейке====
Один из вариантов графического изображения триггера представленно ниже:
<center>[[File:Logic cell trigger.png|700x700px|безрамки]]</center>

Где триггер может иметь следующие сигналы:
* C – вход тактового сигнала;
* D – вход данных;
* CE – вход разрешения записи (clocl enable);
* CLR – вход ассинхронного сброса (clear);
* PRE – вход ассинхронной установки в логическую единицу (pre-set);
* R – вход синхронного сброса (reset);
* S – вход синхронной установки в логическую единицу (set);
* Q – выход данных.

Физически существует только по одному сигналу сброса/установки S/R.
Сброс, установка (синхронные или ассинхронные) реализуются путём комбинирования триггера с другими ресурсами ячейки.

=== Слайд:Секция (slice) в FPGA===
Логические ячейки входят в состав ''секции'' (slice), которая объединяет 4 логические ячейки. Понятие секции введено потому, что кроме LUT и триггеров она имеет дополнительные компоненты.

Дополнительные компоненты секции – это цепи '''ускоренного переноса''' и '''мультиплексоры'''. Цепи ускоренного переноса служат для построения сумматоров и вычитателей.
Поскольку операции сложения и вычитания широко используются в цифровой схемотехнике, для них в ячейку были добавлены специальные компоненты, которые вычисляют сумму и передают бит переноса на следующий аналогичный компонент соседней секции.
'''Синтезаторы автоматически поддерживают такие конструкции, поэтому выражения вида a + b будут реализованы с использованием цепей ускорения переноса.'''
Не следует пытаться описывать сумматоры с помощью эквивалентных логических выражений, поскольку в этом случае они будут реализованы в виде таблиц истинности в LUT, а не на базе специализированных цепей.

Дополнительные мультиплексоры F7MUX объединяют выходы двух LUT. Эти блоки могут быть полезны в ряде случаев, уменьшая число LUT, требуемых для построения логического узла. Например, схема с 7 входами может быть реализована не на двух LUT, а на связке LUT + F7MUX.
'''Такие преобразования автоматически выполняются синтезатором''' и обычно не требуют мпециального внимания разработчика.

=== Слайд:Конфигурируемый логический блок (Configurable Logic Block) в FPGA===
Две секции образуют конфигурируемы логический блок (КЛБ, CLB – Configurable Logic Block).
Рассматривать КЛБ можно начать с семейства Spartan-6, поскольку в нём появилось заметное нововведение в виде трёх разновидностей логической ячейки.
Полезной осбенностью FPGA Xilinx традиционно являлась возсожность использования LUT в режимах распределённой памяти 1x16 или свдигового регистра.
Впоследствии число таких универсальных ячеек было сокращено, и появились секции SliceM и SliceL (символы M и L обозначают Memory и Logic соответсвенно, т.е. ряд ячеек мог реализовывать функцию памяти, а остальные – только логику).
Вместе с тем оба типа секций располагались в рамках каждого КЛБ, т.е. оба типа секций распределялись равномерно по всей матрице КЛБ.
В Spartan-6 появился третий тип – SliceX. Это менее мощная разновидность секции, поскольку в ней отсутствует цепь ускоренного переноса, т.е. такая секция не может служить для организации сложения или вычитания.

В итоге в КЛБ Spartan-6 оказываются следующие секции:
* SliceM – универсальная секция с LUT, конфигурируемым во всех режимах, а также с линиями ускоренного переноса;
* SliceL – LUT конфигурируется только как логический генератор, есть цепи ускоренного переноса;
* SliceX – LUT конфигурируется только как логический генератор, нет цепей ускоренного переноса.
Их двух КЛБ один содержит пару секций SliceL+SliceX, а другой – SliceM+SliceX.
Такие КЛБ называются CLB_LX и CLB_MX соответсвенн.

Для эффективного использования ресурсов логических ячеек и секций следует обращать внимание на возможность реализации сложения/вычитания с помощью цепей ускоренного переноса, а мультплексоров – с применением дополнительных мультиплексоров секций.
Для этого '''операции сложения/вычитания и мультиплексирование (например, с помощью конструкций sitch или case в VHDL) рекомендуется использовать по мере возможностей'''.

=== Слайд:Отличия секций серии 7 и UltaScale от секций Spartan-6 ===
В серии 7 используется комбинация из одной секции SliceM и трёх секций SliceL. Секции SliceX Не используются, таким образом, все секции имеют цепи ускоренного переноса.

Кроме мультиплексоров F7MUX, объединяющих выходы двух LUT, в секциях серии 7 есть мультиплексоры F8MUX, объединяющие выходы двух F7MUX.
Таким образом, некоторые варианты схем могут быть реализованы с использованием меньшего числа секций в ПЛИС серии 7 по сравнению с Spartan-6.

В семействе UltaScale, следующим за серией 7, выходы мультиплексоров F8MUX объединяются мультиплексором F9MUX. Все мультиплексоры применяются синтезатором автоматически, без явного участия разработчика.


Можно выделить основные компоненты секции:
* таблицы истинности (4 шт.);
* триггеры (8 шт.);
* мультиплексоры F7MUX и F8MUX;
* цепь ускоренного переноса.

=== Слайд:Блоки ввода вывода в FPGA===

=== Слайд:Блочная память в FPGA===

=== Слайд:Тактовые ресурсы FPGA===

=== Слайд:Высокоскоростные последовательные приемопередатчики FPGA===

=== Слайд:Аппаратные контроллеры PCI Express===

=== Слайд:Модуль DeviceDNA===

=== Слайд:Модуль AMS (Agile Mixed Signal, только для серии 7)===
* Какие основные поставщики?
* Какие особенности при проектировании схем с исопльзованием FPGA?
* Общая структура FPGA
* Структура FPGA фирмы XILINX

Проектирование цифровых систем на языках описания аппаратуры/Лекция 16

2020-11-29T15:48:51Z

Yura: /* Слайд:Логические ячейки FPGA */

Файл:Logic cell trigger.png

2020-11-29T15:41:24Z

Yura:

Файл:Shift register based on LUT.png

2020-11-29T15:28:52Z

Yura:

Проектирование цифровых систем на языках описания аппаратуры/Лекция 16

2020-11-29T08:16:16Z

Yura: /* Слайд:Логические ячейки FPGA */

Проектирование цифровых систем на языках описания аппаратуры/Лекция 16

2020-11-29T08:00:46Z

Yura: /* Слайд:Логические ячейки FPGA */

Файл:Distributed mem RAM16X1D.png

2020-11-29T08:00:28Z

Yura:

Проектирование цифровых систем на языках описания аппаратуры/Лекция 16

2020-11-28T23:58:04Z

Yura: /* Слайд:Логические ячейки FPGA */

Файл:6-LUT.png

2020-11-28T23:57:39Z

Yura:

Проектирование цифровых систем на языках описания аппаратуры/Лекция 16

2020-11-28T23:40:59Z

Yura: /* Слайд:Логические ячейки FPGA */

Проектирование цифровых систем на языках описания аппаратуры/Лекция 16

2020-11-28T23:40:31Z

Yura: /* Слайд:Логические ячейки FPGA */

Проектирование цифровых систем на языках описания аппаратуры/Лекция 16

2020-11-28T23:40:13Z

Yura: /* Слайд:Логические ячейки FPGA */

Проектирование цифровых систем на языках описания аппаратуры/Лекция 16

2020-11-28T23:39:52Z

Yura: /* Слайд:Логические ячейки FPGA */

Файл:Evolution of logic cell Spartan.png

2020-11-28T23:39:09Z

Yura:

Файл:Evolution of logic cell virtex.png

2020-11-28T23:38:57Z

Yura:

Проектирование цифровых систем на языках описания аппаратуры/Лекция 16

2020-11-28T23:19:59Z

Yura: /* Слайд:Логические ячейки FPGA */

Файл:Logic cell.png

2020-11-28T23:19:19Z

Yura:

Проектирование цифровых систем на языках описания аппаратуры/Лекция 16

2020-11-25T23:31:16Z

Yura: /* Слайд:Логические ячейки FPGA */

Проектирование цифровых систем на языках описания аппаратуры/Лекция 16

2020-11-25T22:33:07Z

Yura: /* Слайд:Аппаратный состав FPGA фирмы Xilinx */

Проектирование цифровых систем на языках описания аппаратуры/Лекция 16

2020-11-25T22:32:42Z

Yura: /* Слайд:Аппаратный состав FPGA фирмы Xilinx */

Проектирование цифровых систем на языках описания аппаратуры/Лекция 16

2020-11-25T21:48:39Z

Yura: /* Слайд:Архитектура FPGA фирмы Xilinx */

Файл:FPGA generations.png

2020-11-25T21:48:14Z

Yura:

Проектирование цифровых систем на языках описания аппаратуры/Лекция 16

2020-11-25T21:36:05Z

Yura: /* Слайд:Архитектура FPGA фирмы Xilinx */

Файл:Evolution of system architecture of FPGA.png

2020-11-25T21:33:35Z

Yura:

Проектирование цифровых систем на языках описания аппаратуры/Лекция 16

2020-11-25T21:04:00Z

Yura: /* Слайд: общие сведения об FPGA */

Файл:FPGA architecture fragment.png

2020-11-25T21:03:36Z

Yura:

Проектирование цифровых систем на языках описания аппаратуры/Лекция 16

2020-11-25T20:36:02Z

Yura: /* Слайд: общие сведения об FPGA */

Проектирование цифровых систем на языках описания аппаратуры/Лекция 16

2020-11-25T20:35:06Z

Yura: /* Слайд: общие сведения об FPGA */

Файл:Programmable resources of FPGA.png

2020-11-25T20:34:29Z

Yura:

Проектирование цифровых систем на языках описания аппаратуры/Лекция 16

2020-11-24T23:08:31Z

Yura: /* Слайд: общие сведения об FPGA */

Проектирование цифровых систем на языках описания аппаратуры/Лекция 16

2020-11-24T21:02:10Z

Yura: /* Слайд: общие сведения об FPGA */

Проектирование цифровых систем на языках описания аппаратуры/Лекция 16

2020-11-24T19:09:48Z

Yura: /* Слайд: общие сведения об FPGA */

Проектирование цифровых систем на языках описания аппаратуры/Лекция 16

2020-11-24T18:58:06Z

Yura: /* Слайд:Введение в проектирование схем на FPGA */

Проектирование цифровых систем на языках описания аппаратуры/Лекция 17

2020-11-23T17:59:11Z

Yura: /* Слайд:Пример 1. ТЗ */

{{ПЦСЯОА TOC}}

<slideshow style="nobook" headingmark="Слайд:" incmark=":step" scaled="true">
;title: Примеры описаний схем для FPGA на отладочной плате с FPGA фирмы Xilinx
;author: Ланкевич Ю.Ю.
</slideshow>

== Слайд:Описание сипользуемой отладочной платы и модулей расширений ==

== Слайд:Пример 1. ТЗ==

Входной интерфейс: UART приемник.
Выходной интерфейс UART передатчик.

Модуль должен уметь принимать и интерпретировать комманды с компьютера и отправлять данные обратно.
Модуль должен быть расширяемым, чтобы была возможность работать с пользовательским интерфейсом.

Вопросы:
# В каком формате приходят команды по UART (В виде некоторого кода, либо в виде текста (ASCII), который надо интерпретировать?
# Как должен выглядеть пользовательский интерфейс?
# UART передаёт сырые данные, без предобработки
# Какие дополнительные функции могли бы быть полезными a) Должен уметь отправлять хосту системные сообщения: занят/не готов принимать комманды и данные, не занят/готов, начало передачи данных, конец передачи данных b) Во время передачи данных все команды игнорируются c) загрузка начальных данных в память? d) ??

== Слайд:Пример 1. Спецификация==

== Слайд:Пример 1. VHDL описание==

== Слайд:Пример 1. Синтез==

Проектирование цифровых систем на языках описания аппаратуры/Лекция 17

2020-11-23T17:41:03Z

Yura: /* Слайд:Пример 1. ТЗ */

Проектирование цифровых систем на языках описания аппаратуры/Лекция 14

2020-11-23T14:40:39Z

Yura: /* Слайд:Микроархитектура является критичной */

{{ПЦСЯОА TOC}}

<slideshow style="nobook" headingmark="Слайд:" incmark=":step" scaled="true">
;title: Верификация с использованием библиотеки UVVM.
;author: Ланкевич Ю.Ю.
</slideshow>

== Слайд:Введение в UVVM ==
В среднем половина времени разработки для ПЛИС тратится на верификацию.
Мы знаем, что разработка архитектуры важна и для качества проекта, и для времени разработки.
Таким образом очевидно, что то же применимо и к тестбенчу.
Кроме того интересен факт того, что половина времени верификации тратится на отладку.
Это значит, что потенциально можно улучшить верификацию в общем и отладку в частности, и уменьшить временные затраты.
Методология UVVM (the open source Universal VHDL Verification Methodology) была разработана чтобы решить эту проблему и значительно уменьшить время верификации, тем самым улучшая качество продукта.
UVVM предоставляет очень простую и мощную архитектуру, которая позволяет разработчкам строить их собственные тестбенчи и тестовые сценарии намного быстрее.
Полезные ссылки:
* https://uvvm.org/ - сайт разработчиков UVVM
* https://github.com/UVVM/UVVM - репозиторий с исходным кодом UVVM
Далее рассмотрим на сколько просто понять и начать исползовать предложенную методологию.
Также рассмотрим как UVVM поможет нам сделать лучше тестбенчи и в то же время уменьшить рабочую нагрузку.

== Слайд:Разработка эффективных тестбенчей на VHDL ==
Основные поставщики САПР говорят о пробеле в верификации и предоставляют решения чтобы решить эту проблему.
К сожалению, они предпочитают решение, которое является сложной методологией, называемой UVM (Universal Verification Meyhofology).
Эта методолгоия требует изучения дополнительного языка SystemVerilog и покупкт очень дорогих инструментов.
Подовляющее большенство FPGA разработчиков в Европе используют VHDL для разработки и верификации (60% и 50% соответвенно во всём мире) и нет причин менять это.

UVVM на самом деле копирует некоторые принципы из UVM и таким образом можно рассматривать UVVM как упрощённую VHDL версию UVM.
VHDL является достаточно мощным языком для большенства FPGA проектов и позволяет разработчикам продолжать использовать известный им язык, а затем шаг за шагом просто добавлять функциональность по мере необходимости.
Другими словами, ваш тесбенч и язык мягко и эффективно эволюционирует, но возможностей и функциональности самих по себе не достаточно: структура и архитектура яывляются ключевыми для абсолютно всех аспектов хорошей FPGA разработки.

Люди часто говорят об эффективном написании кода, но это не правильный фокус. Написание кода - это маленький фрагмент сложного модуля, либо FPGA разработки, отличие одного подхода от другого имеет относительно небольшой эффект на общую эффективность разработки.
Что на самом деле важно:
* Обзорность, читаемость: простое понимание тест harness и того, как работает тестбенч.
* Модифицируемость, поддерживаемость и расширяемость: простота модификации или расширения функциональности.
* Отлаживаемость: хорошая поддержка для поиска корневой причины проблемы.
* Переиспользуемость: эффективное переиспользование между различными модулями тестбенчей, из block level тестбенчей в top level тестбенче, из одного проекта в другом, и между различными модулями верификации (Verification Components).

Если мы углубимся в деталли шаг за шагом, то мы увидим что некоторая функциональность всегда требуется для любого хорошего тестбенча:
* Обработка предупреждений: чтобы гарантировать, что любая потенциальная проблема помечается и выдаётся соответствующее предупреждение. Эти проблемы также должны быть посчитаны, суммированы и обработаны раличными спосабами.
* Логирование:чтобы позволить выдавать простые сообщения о конкретных действиях, а также и детализированные сообщения о прогрессе. Может уменьшить время отладки в разы, когда перед предупреждением выдаётся детальная информация о транзакции в структурированном виде.
* Проверка значений сигналов: наиболее общая часть во всех тестбенчах – проверка реакций проаеряемой системы.
* Проверка сигналов во времени: важно, например, для обеспечения того, чтобы не было неожиданных импульсов, либо чтобы сигнал был стабильным в течение некоторого периода времени.
* Ожидание значений, либо изменений: необходимо, например, чтобы ожидать прерывания, либо определенного значения. Необходимо иметь таймаут, чтобы избежать вечного ожидания (зависания).

Это всё и многое другое поддерживается в библиотеке "UVVM Utility", которая входит в UVVM и это является базисом для более продвинутых возможностей.

==Слайд:Пример использования UVVM==
Ниже продемонстрированы примеры некоторых комманд. Логирование и проверка значений выбраны как пример, поскольку это две из наиболее важных функций.
:{|
| <source lang="vhdl">
-- In test sequencer as a noraml progress msg
log("Checking Registers in UART");
</source>
|}
BV: 160ns uart_tb Checking Registers in UART

Префикс "BV" может быть изменён пользователем.
Доступны также и более продвинутые варианты процедуры логирования, например контроль количества выводимых сообщений.

:{|
| <source lang="vhdl">
-- In test sequencer as a section header
log(ID_LOG_HDR, "Checking Registers in UART");
</source>
|}
BV: 60ns uart_tb Check defaults for all registers
BV:----------------------------------------------------

Предоставляются многочисленные варианты комманды ''check_value()'' для различных типов сигналов, с возвращаемым значением, либо без него, и некоторые более продвинутые опции.
:{|
| <source lang="vhdl">
-- E.g. inside the test sequencer
check_value(dout, x"00", ERROR, "dout must be default inactive");
</source>
|}
Подтверждение того, что всё хорошо:
BV: 60ns irqc_tb check_value(slv x00)=> OK.
dout must be default incative
Сообщение об ошибке:
BV:====================================================
BV: ERROR:
BV: 192 ns. irqc_tb
BV: value was: 'xFF'. expected 'x00'.
BV: dout must be default inactive
BV:====================================================

Библиотека UVVM Utility предоставляет также множество других полезных комманд, которые можно найти в PDF документе "Quick Reference" (util_quick_ref.pdf), который постовляется вместе с UVVM.
В этом документе можно найти обзор всех доступных комманд и типов, а также каждую команду с подробным описанием для всех возможными перегрузок, примерами и комментариями.

Пример использования комманды ''await_value()'':
:{|
| <source lang="vhdl">
await_value(irq, '1', 0 ns, 2* C_CLK_PERIOD,
ERROR, "Interrupt expected immediately");
</source>
|}
В данном примере процесс (например тест секвенсер), вызывая эту комманду, будет ожидать чтобы сигнал ''irq'' перешёл в состояние '1', самоее раннее через 0 нс и самое позднее через два периода тактового сигнала.
Если в течение этого времени условие не выполнится, то будет выдано сообщение об ошибке, которое будет содержать переданную строку, описывающую причину ошибки.

Пример описания из документа "Quick Reference" для комманды ''await_value()'':
{| class=standard align=center
!Name !!Parameters and examples !!Description
|-
|await_value()
|
<pre>
target(sl), exp(sl), [match_strictness], min_time, max_time, [alert_level], msg, [scope, (etc.)]
target(slv), exp(slv), [match_strictness], min_time, max_time, [alert_level], msg, [scope, (etc.)]
target(bool), exp(bool), min_time, max_time, [alert_level], msg, [scope, (etc.)]]
target(u), exp(u), min_time, max_time, [alert_level], msg, [scope, (etc.)]
target(s), exp(s), min_time, max_time, [alert_level], msg, [scope, (etc.)]
target(int), exp(int), min_time, max_time, [alert_level], msg, [scope, (etc.)]
target(real), exp(real), min_time, max_time, [alert_level], msg, [scope, (etc.)]</pre>
 
'''Examples'''
<source lang="vhdl">
await_value(bol, true, 10 ns, 20 ns, “Waiting for bol to become true”);
await_value(slv8, “10101010”, MATCH_STD, 3 ns, 7 ns, WARNING, “Waiting for slv8 value”);
</source>
|
Waits until the target signal equals the exp signal, or times out after max_time.

An alert is asserted if the signal does not equal the expected value between min_time and max_time.
Note that if the value changes to the expected value at exactly max_time, the timeout gets precedence.

''- match_strictness:'' Specifies if match needs to be exact or std_match , e.g. ‘H’ = ‘1’. (MATCH_EXACT, MATCH_STD) 
'''Defaults:'''
{| class=standard align=center
| alert_level ||ERROR
|-
|scope ||C_TB_SCOPE_DEFAULT
|-
|match_strictness ||MATCH_EXACT
|-
|msg_id ||ID_POS_ACK
|-
|msg_id_panel ||shared_msg_id_panel
|}
|}

В левой колонке (Parameters and examples) показаны параметры процедуры, каждая строка соответсует одной перегрузке. И затем слудует два примера использования.
В крайней правой колонке даны комментарии и объяснения.

Важно то, что тесбенч будет всегда сообщать как минимум о падении или успешном прохождении, но также предпочтительно выводить итоговый отчёт обо всех предупреждениях:
============================================================
BV: *** SUMMARY OF ALL ALERTS ***
BV: =======================================================
BV: REGARDED EXPECTED IGNORED Comment?
BV: NOTE : 0 0 0 ok
BV: TB_NOTE : 0 0 0 ok
BV: WARNING : 0 0 0 ok
BV: TB_WARNING : 0 0 0 ok
BV: MANUAL_CHECK: 0 0 0 ok
BV: ERROR : 0 0 0 ok
BV: TB_ERROR : 0 0 0 ok
BV: FAILURE : 0 0 0 ok
BV: TB_FAILURE : 0 0 0 ok
BV: =======================================================
BV: No mismatch between counted and expected serious alerts
BV: =======================================================

==Слайд:Начало работы с UVVM Utility Library==
Библиотеку UVVM с различными примерами, документацией и дополнительной информацией можно скачать из репозитория github https://github.com/UVVM/UVVM .
Ниже приведём список шагов, которые необходимо выполнить чтобы начать работу с UVVM Utility library:
# Скачать репозиторий https://github.com/UVVM/UVVM
# Скомпилировать UVVM Utility library a) В консоли вашего симулятора перейти в 'uvvm_util/script'; b) Выполнить: 'do ../script/compile_src.do'
# Добавить библиотеку в ваш тестбенч, добавив следующие строки до декларации ''entity'' тестбенча library uvvm_util; context uvvm_util.uvvm_util_context;
# Теперь вы можете включить любую команду из данной библиотеки в ваш тестбенч (процесс, либо подпрограмму); например: log("Hello world");

Замечание: 
Библиотеки UVVM были проверены на Modelsim, Rivera-PRO и GHDL, также должны работать на Questa и Active-HDL и на любых других симуляторах совместимых с VHDL-2008.
Упомянутые скрипты были проверены на Modelsim.
GHDL предоставляет свои скрипты для UVVM.

Стоит отметить, что САПР Xilinx ISE не поддерживает VHDL-2008. VHDL-2008 поддерживается более новой САПР Xilinx Vivado.

==Слайд:Структура и архитектура VHDL дизайна==
Во время проектирования цифрогового устройства инженеры очень сильно заботятся о наиболее критичных факторах для структуры и архитектуры проекта перечисленных ранее:
* обзорность, читаемость;
* модифицируемость, поддерживаемость и расширяемость;
* отлаживаемость;
* переиспользуемость.

По этим причинам проекты разбиваются на более-менее автономные модули в независимой функциональность, такие как, например, UART, SPI, DMA контроллер, ADC и т.д.

Эти модули (или VHDL enities/components) получают комманды от программы (software) и затем выполняют требуемые задачи, пока программа продолжает выполнение и делает что-то параллельно и совершенно независимо.
Если что-то идёт не так, либо модуль нуждается во внимании, то он говорит об этом (обычно с помощью прерывания (interrupt)). В этом подходе хорошо то, что верхний уровень FPGA проекта в таком случае легко понять.
Мы видим модули и знаем, что они делают, интерфейсы модуля стандартизированы (например AXI4-lite или Avalon) и запущенная программа контролирует это всё с помощью команд высокого уровня.

==Слайд:Структура и архитектура верификации==
Очевидно, что структура проекта рассмотренная ранее является чрезвычайно эффективной и способствует хорошему качеству проекта.
Однако для VHDL тестбенчей не было такой системы, либо методологии.
Это основная причина того, что большинство тесбенчей довольно неструктурированы, и основная причина разработки UVVM.

UVVM отражает структуру дизайна ЦС. В результате мы имеем архитектуру тестбенча, которую легко понять, при этом сохраняются преимущества хорошей можульной стркутуры:
* Верификационные модули с хорошо понимаемой функциональностью интерфейсом;
* Стандартизированная система шин от секвенсера к верификационному модулю;
* Стандартизированный интерфейс шин на для всех верификационных модулей.

Верификационные модули в UVVM называются VVC (VHDL Verification Components).
На рисунке ниже 'SBI_VVC' – Simple Bus Interface, но также это мог бы быть интерфейс 'AXI4-lite' или 'Avalon'.
<center>[[File:UVVM UART TB ex1.png|700x700px|безрамки]]</center>

Архитектура UVVM очень похожа на архитектуру FPGA дизайна с внешним программным секвенсером упомянутом ранее.
Тестовый секвсенсер раздаёт команды различным VVC, так же, как и программа раздаёт команды FPGA модулям.
Затем VVC делают то, что им говорят – так же, как и модули в FPGA. Обычно это означает обработку доступа к их физическому интерфейсу.
Например, FPGA модуль может передавать некоторые данные, и на самом деле VVC может делать то же самое.
Для нашего примера UART тестбенча, сиквенсер может послать команду на UART TX чтобы передать байт на вход UART RX.

==Слайд:Интерфейс тестового секвенсера==
В UVVM существует два пути для доступа к интерфейсу DUT (Device Under Test). Наиболее простой это использование базовых процедур BFM (Bus Functional Model - функциональная модель шины),
как показано в строке кода ниже, где последний параметр служит как комментарий к строке кода, и при необходимости записывается в лог.
:{|
| <source lang="vhdl">
-- UART transmission command — as a BFM
uart_transmit(x"4C", "Apply byte on UART RX");
</source>
|}

Эта процедура будет выполнена напрямую из процесса, где она была запущена, и применит данные x4C на шину UART RX, используя UART протокол.
Это значит, что если тестовый секвенсер вызывается данной процедурой, то он применит UART протокол бит за битом. Это займёт некоторое время, в течение которого тестовый секвенсер юудет занят и не сможет делать ничего другого.

Более продвинутый вариант называется CDM (Command Distribution Method – метод распределённых комманд). В этом случае, когда секвенсер вызывает данную процедуру, команда немедленно отправляется в VVC,
который задан целевым адресом (помечен красным цветом), который определяется именем и номером экземпляра VVC, который должен выполнить эту команду.
-- UART transmission command — using VVCs
uart_transmit(UART_TX_VVCT,1,x"4C", "Apply byte on UART RX");

Передача команды от тестового секвенсера в VVC не занимает времени, это значит что секвенсер освобождается немедленно и может делать что-то другое, например инициировать доступ по другому интерфейсу.
VVC позаботится о занимающем время протоколе UART.

===Слайд:Совершенно маленький тест===
Код ниже показывает как можно написать очень маленький тест чтобы проверить одновременный доступ по всем интерфейсам.
Этот пример из немного другого тестбенча, здесь VVC для UART TX и RX объединены в общий VVC для более удобного использования.
Для этого случая было решено использовать дополнительный параметр для обозначения канала (RX или TX).
:{|
| <source lang="vhdl">
sbi_write(SBI_VVCT,1, C_ADDR_TX_DATA, x"A0", "Send byte UART TX");
uart_expect(UART_VVCT,1,RX, x"A0", "Check byte from UART TX");
uart_transmit(UART_VVCT,1,TX, x"A1", "Apply byte on UART RX");
wait for C_FRAME_PERIOD;
sbi_check(SBI_VVCT,1, C_ADDR_RX_DATA, x"A1", "Check UART RX byte");
</source>
|}

===Слайд:Микроархитектура является критичной===
Во любом FPGA проекте важно иметь хорошую архитектуру верхнего уровня, однако этого недостаточно.
Не менее важно иметь хорошую микроархитектуру на всех уровнях.
Это применимо и для тестбенчей, и это значит, что архитектура VVC должна быть так же проста для понимания, модификации и переиспользования.
И опять же – стандартизация была бы замечательна.
Базовый компонент VVC состоит из блоков в желтом прямоугольнике, и это применимо абсолютно ко всем VVC.
<center>[[File:UVVM Structured VVC architecture.png|700x700px|безрамки]]</center>

VVC будет смотреть на CDM выше и принимать только команды, которые являются целевыми для конкретно этого VVC.
Затем он поместит команду ''uart_transmit()'' в очередь и отпустит тестовый секвенсер.
''Executor'' будет выбирать команды из очереди, увидит что это команда ''uart_transmit()'', и затем выполнит эту команду с помощью BFM используя переданные параметры.

==Слайд:Стркутурированные расширения VVC==
Очень структурированная архитектура VVC даёт дополнительное преимущество.
Это преимущество в том, что легко добавлять более структурированную функциональность: неважно, либо для более сложных интерфейсов, либо чтобы просто включить более удобную функциональность (как, например, различные проверки).
Протокол с раздельными транзакциями, такой как ''Avalon MM'', часто приводит к хаотичным тестбенчам, поскольку там может быть несколько запросов на чтение до получения первого ответа на чтение.
Используя же VVC архитектуру рассмотренную ранее и это можно сделать достаточно просто и очень структурировано.
Базовый 'executor' выбирает команды из очереди и знает, что это доступ с разделёнными транзакциями. Таким образом он вызывает процедуру запроса BFM, и в то же время передаёт команду чтения в следующую очередь.
Ответный 'executor' заберёт эту команду и затем просто вызовет BFM проедуру для получения ответа на чтение и будет ждать ответа.
Таким образом, может быть любое число запросов на чтение между любыми ответами на чтение, и пр иэтом всё достаточно просто и наглядно.

UVVM предоставляет скрипт для того чтобы сгенерировать VVC для новых интерфейсов. Сгенерированный код – это шаблон, в котором ясно отмечено, где пользователю необходимо добавить его собственные BFM и различные адаптации.
Учитывая процедуры BFM, которые в любом случае пользователь должен описать для любого тестбенча, создание VVC с нуля должно занять около 30 минут.
Если верить Doulis, то немного дольше в первый раз, но возможно 30 минут хватит в следующий раз.

Подводя итог, наиболее важные части тестбенча следующие:
* основная инфраструктура тестбенча – с логированием, предупреждениями, проверками, ожиданиями и т.д., и возможно BFM для обработки доступа по интерфейсам;
* тестовый ''harness'' верхнего уровня – для того, чтобы получить полный обзор;
* верификационные модули (где необходимо) – понимание и создание;
* тесты – написание актуальных тестов и понимание полной последовательности событий.
Первый пункт лежит на библиотеке UVVM Utility.
Довольно структурированная архитектура (на верхнем уровне и внутри VVC) заботится о следующих двух пунктах.
В то время, как последний и вероятно самый важный пункт (поскольку здесь надо будет потратить большую часть времени) выполняется, позволяя высокоуровневым и легко понимаемым командам контролировать весь тестбенч, включая одновременную активность на многих интерфейсах.

==Слайд:Стандартизация==
Для FPGA дизайна, сандартизация в течение нескольких десятилетий, используя хорошую концепцию архитектуры с регистрами управления и состояния, системой шин, автономными модулями и высокоуровневыми программными командами, привела к эффективной методолгии проектирования устройст на FPGA, а также к эффективной разработке программного обеспечения, поскольку программистам не нужно разбираться в деталях модулей, которыми они управляют.
Это может казаться очевидным, что для тестбенчей проектов на FPGA мы имеем похожий сценарий, где секвенсер контроллирует множество интерфейсов.
Однако VHDL тестбенчи не были стандартизированы до UVVM.
Нже список того, что предоставляет UVVM , и даже стандартизирует наиболее важные аспекты:
* стандарт инфраструктуры тестбенча;
* стандарт установки и использования BFM;
* стандартный модуль управления (VVC) и интерфейс состояния;
* стандартный протокол от секвенсера к VVC;
* стандартные команды для секвенсера (для общих задач);
* стандарт внутренней архитектуры VVC;
* стандартная система очередей команд;
* стандартная обработка многопоточных интерфейсов (например с разделёнными транзакциями);
* стандартные методы синхронизации между VVC (или люыми другими процессами);
* стандартное ожидание и таймауты;
* стандарт сообщений (логирвания) и обработки предупреждений;
* стандарт многоадресных и широковещательных команд;
* стандартная поддержка отдладки;
* повторное использование стандартизированного тестбенча.

==Слайд:Работа с UVVM VVC Framework==
Ранее мы рассмотрели как начать работу с UVVM Utility library, рассмотрели общую концепцию работы с VVC и общую структуру тестбенча.
В UVVM входит следующий набор библиотек.
{| class=standard align=center
!Library !!Description !!Location
|-
|UVVM Utility Library
|UVVM Utility Library is an open source VHDL test bench (TB) infrastructure library for verification of FPGA and ASIC.
Used by VVC FRAMEWORK as a common testbench infrastructure.

For more information on UVVM Utility Library and latest release please visit
http://www.bitvis.no/products/uvvm-utility-library/
For UVVM v0.2.0 the UVVM Utility Library is compatible with Bitvis Utility Library (for VHDL 2008), and hence the current documentation for Bitvis Utility Library still applies.

New features of UVVM Utility Library will be described soon.
| <install_dir>/uvvm_util
|-
|UVVM VVC Framework || The library for the VVC Framework with the functionality described in this document. ||<install_dir>/uvvm_vvc_framework
|-
|bitvis_vip_sbi ||VIP including a BFM and VVC for a simple bus interface (SBI). This VVC is intended as a template for writing new VVCs and for understanding the VVC functionality.

This library is also used in the provided testbench example.
|<install_dir>/bitvis_vip_sbi
|-
|bitvis_vip_uart ||VIP including a BFM and VVC for a simple UART interface. This VVC may be used as a template for writing new VVCs for multi-channel interfaces.

This library is also used in the provided testbench example.
|<install_dir>/bitvis_vip_uart
|-
|bitvis_uart ||This is a simple UART design that is being used as a DUT for the provided example testbench ||<install_dir>/bitvis_uart
|-
|bitvis_vip_axilite ||VIP including BFM and VVC. This simple AXI4-Lite BFM and VVC is provided as a kick start for users to make their own testbenches using VVC FRAMEWORK, as many designs today have an AXI4-lite interface.
|<install_dir>/bitvis_vip_axilite
|-
|bitvis_vip_avalon_mm ||VIP including a BFM and VVC for an Avalon-MM interface. ||<install_dir>/bitvis_vip_avalon_mm
|-
|bitvis_vip_axistream ||VIP including a BFM and VVC for a simple AXI-Stream interface. ||<install_dir>/bitvis_vip_axistream
|-
|bitvis_vip_i2c ||VIP including a BFM and VVC for a simple I2C interface. ||<install_dir>/bitvis_vip_i2c
|-
|bitvis_vip_spi ||VIP including a BFM and VVC for a simple SPI interface. ||<install_dir>/bitvis_vip_spi
|-
|bitvis_vip_gpio ||VIP including a BFM and a VVC for a simple GPIO interface. ||<install_dir>/bitvis_vip_gpio
|-
|uvvm_osvvm ||A UVVM compatible version of OSVVM ||<install_dir>/uvvm_osvvm
|}

Для работы с VVC нам понадобится UVVM VVC Framework, который является частью UVVM.
Установка и компиляция VVC Framework
# Скачать репозиторий https://github.com/UVVM/UVVM
# Если UVVM был скачен как ZIP файл, то следует распаковать его в директорию по вашему выбору, но при этом следует убедиться, что все части UVVM находятся на своих местах, как показано в таблице выше.
# Скомпилировать все библиотеки UVVM В консоли вашего симулятора выполнить: 'do <install_dir>/script/compile_all.do <install_dir>/script <compile_dir>' , где <install_dir> - выбранная в предыдущем пункте директория, где находятся файлы UVVM, <compile_dir> - директория, куда следуюет поместить файлы компиляции, может быть директорией проекта, можно и не указывать <compile_dir>, тогда по умолчанию файлы компиляции будут расположены рядом с исходными файлами.

Если вы хотите запустить пример тестбенча, который идёт в комплекте с UVVM, то вам следует выполнить несколько дополнительных действий
# Скомпилировать DUT и тестбенч для UART
# Запустить пример тестбенча для UART

==Слайд:Заинтересованность в UVVM==
Международные игроки с сильным интересом в VHDL и верификации сейчас принимают UVVM.
Два основных симулятора VHDL, Aldec и Mentor Graphics, оба показывают большой интерес, Aldec уже провёл несколько вебинаров по UVVM (https://www.aldec.com/en/downloads/private/920 и https://www.aldec.com/en/downloads/private/1158).
И Mentor включил презентации UVVM в их "FPGA verification day" (https://trias-mikro.de/en/dates/fpga-verification-day/).
Doulos, лучший международный постовщик тренингов для FPGA и ASIC методологий, рекомендует UVVM для FPGA тестбенчей.
Последним свидетельством того, что UVVM на самом деле набирает обороты, является то, что ESA (European Space Agency – Европейское космическое агенство) теперь UVVM спомощью контракта на более чем 250 000 евро на расширение UVVM, и может рекомендовать своим постовщикам использовать UVVM для верификации FPGA проектов (https://indico.esa.int/event/232/contributions/2159/).
То, что UVVM набирает обороты – это сильное преуменьшение. Со второго квартала 2016 по второй квартал 2018 года (между двумя исследованиями Wilson Research Group https://www.mentor.com/products/fv/events/the-2018-wilson-research-group-asic-and-fpga-functional-verification-study) количество пользователей UVVM во всём мире резко вырасло – с долей процента в 2016 году до 10% от всех FPGA разработчиков во втором квартале 2018 года и продолжает расти.

UVVM поддерживается любыми совместимыми с VHDL-2008 симуляторами. Для опенсорс сообщество будет хорошей новостью то, что GHDL был обновлён для работы с UVVM (https://github.com/ghdl/ghdl).

Дополнительно был создан новый репозиторий для внешнего вклада в UVVM(https://github.com/UVVM/UVVM_Community_VIPs) и обмена верификационными компонентами.

==Слайд:Текущие и будущие расширения==
Проект европейского космического агенства предоставит несколько новых и важных функций для UVVM. Некоторые уже были предоставлены,
например, легко используемый, гибкий и конфигурируемый ''Scoreboard'', и некоторые всё ещё разрабатываются, такие как ''watchdogs'',
механизм инжекции ошибок, улучшенный контроль рандомизации и функционального покрытия, и более удобная система подключения DUT моделей к ''harness'' тестбенча.

Наиболее важная функциональность, которая скоро появится – иерархические верификационные компоненты.
Это позволит решить проблему использования ''scoreboards'' для проверки данных, которые проходят через DUT,
когда слой коммуникации различный с двух сторон, например, когда ввод с одной стороны ориентирован на слова или байты,
как в AXI4-lite или Avalon, а выход с другой стороны ориентирован на пакеты, как например Ethernet.
Ирерархические верификационные компоненты позволят легко обрабатывать такие сценарии.

Кроме того, UVVM постоянно обновляется, добовляя незначительную функциональность за пределами проекта ESA, и в настоящее время разрабатываются планы для дальнейших небольших и крупных расширений.

==Слайд:Выводы==
Структурированная верификация является очень важной для эффективности, качества и повторного использования.
UVVM – открытый проект, который предоставляет очень струкртурированную методологию и библиотеку.
UVVM даже предоставляет открытые VVC и BFM для UART, I2C, SPI, SBI, AXI4-Lite, AXI4-steam, GPIO и Avalon MM.
Это даёт возможность для отличного старта любого проекта, который использует эти (либо аналогичные) периферийные устройства.

Проектирование цифровых систем на языках описания аппаратуры/Лекция 14

2020-11-23T14:39:17Z

Yura: /* Слайд:Работа с UVVM VVC Framework */

{{ПЦСЯОА TOC}}

<slideshow style="nobook" headingmark="Слайд:" incmark=":step" scaled="true">
;title: Верификация с использованием библиотеки UVVM.
;author: Ланкевич Ю.Ю.
</slideshow>

== Слайд:Введение в UVVM ==
В среднем половина времени разработки для ПЛИС тратится на верификацию.
Мы знаем, что разработка архитектуры важна и для качества проекта, и для времени разработки.
Таким образом очевидно, что то же применимо и к тестбенчу.
Кроме того интересен факт того, что половина времени верификации тратится на отладку.
Это значит, что потенциально можно улучшить верификацию в общем и отладку в частности, и уменьшить временные затраты.
Методология UVVM (the open source Universal VHDL Verification Methodology) была разработана чтобы решить эту проблему и значительно уменьшить время верификации, тем самым улучшая качество продукта.
UVVM предоставляет очень простую и мощную архитектуру, которая позволяет разработчкам строить их собственные тестбенчи и тестовые сценарии намного быстрее.
Полезные ссылки:
* https://uvvm.org/ - сайт разработчиков UVVM
* https://github.com/UVVM/UVVM - репозиторий с исходным кодом UVVM
Далее рассмотрим на сколько просто понять и начать исползовать предложенную методологию.
Также рассмотрим как UVVM поможет нам сделать лучше тестбенчи и в то же время уменьшить рабочую нагрузку.

== Слайд:Разработка эффективных тестбенчей на VHDL ==
Основные поставщики САПР говорят о пробеле в верификации и предоставляют решения чтобы решить эту проблему.
К сожалению, они предпочитают решение, которое является сложной методологией, называемой UVM (Universal Verification Meyhofology).
Эта методолгоия требует изучения дополнительного языка SystemVerilog и покупкт очень дорогих инструментов.
Подовляющее большенство FPGA разработчиков в Европе используют VHDL для разработки и верификации (60% и 50% соответвенно во всём мире) и нет причин менять это.

UVVM на самом деле копирует некоторые принципы из UVM и таким образом можно рассматривать UVVM как упрощённую VHDL версию UVM.
VHDL является достаточно мощным языком для большенства FPGA проектов и позволяет разработчикам продолжать использовать известный им язык, а затем шаг за шагом просто добавлять функциональность по мере необходимости.
Другими словами, ваш тесбенч и язык мягко и эффективно эволюционирует, но возможностей и функциональности самих по себе не достаточно: структура и архитектура яывляются ключевыми для абсолютно всех аспектов хорошей FPGA разработки.

Люди часто говорят об эффективном написании кода, но это не правильный фокус. Написание кода - это маленький фрагмент сложного модуля, либо FPGA разработки, отличие одного подхода от другого имеет относительно небольшой эффект на общую эффективность разработки.
Что на самом деле важно:
* Обзорность, читаемость: простое понимание тест harness и того, как работает тестбенч.
* Модифицируемость, поддерживаемость и расширяемость: простота модификации или расширения функциональности.
* Отлаживаемость: хорошая поддержка для поиска корневой причины проблемы.
* Переиспользуемость: эффективное переиспользование между различными модулями тестбенчей, из block level тестбенчей в top level тестбенче, из одного проекта в другом, и между различными модулями верификации (Verification Components).

Если мы углубимся в деталли шаг за шагом, то мы увидим что некоторая функциональность всегда требуется для любого хорошего тестбенча:
* Обработка предупреждений: чтобы гарантировать, что любая потенциальная проблема помечается и выдаётся соответствующее предупреждение. Эти проблемы также должны быть посчитаны, суммированы и обработаны раличными спосабами.
* Логирование:чтобы позволить выдавать простые сообщения о конкретных действиях, а также и детализированные сообщения о прогрессе. Может уменьшить время отладки в разы, когда перед предупреждением выдаётся детальная информация о транзакции в структурированном виде.
* Проверка значений сигналов: наиболее общая часть во всех тестбенчах – проверка реакций проаеряемой системы.
* Проверка сигналов во времени: важно, например, для обеспечения того, чтобы не было неожиданных импульсов, либо чтобы сигнал был стабильным в течение некоторого периода времени.
* Ожидание значений, либо изменений: необходимо, например, чтобы ожидать прерывания, либо определенного значения. Необходимо иметь таймаут, чтобы избежать вечного ожидания (зависания).

Это всё и многое другое поддерживается в библиотеке "UVVM Utility", которая входит в UVVM и это является базисом для более продвинутых возможностей.

==Слайд:Пример использования UVVM==
Ниже продемонстрированы примеры некоторых комманд. Логирование и проверка значений выбраны как пример, поскольку это две из наиболее важных функций.
:{|
| <source lang="vhdl">
-- In test sequencer as a noraml progress msg
log("Checking Registers in UART");
</source>
|}
BV: 160ns uart_tb Checking Registers in UART

Префикс "BV" может быть изменён пользователем.
Доступны также и более продвинутые варианты процедуры логирования, например контроль количества выводимых сообщений.

:{|
| <source lang="vhdl">
-- In test sequencer as a section header
log(ID_LOG_HDR, "Checking Registers in UART");
</source>
|}
BV: 60ns uart_tb Check defaults for all registers
BV:----------------------------------------------------

Предоставляются многочисленные варианты комманды ''check_value()'' для различных типов сигналов, с возвращаемым значением, либо без него, и некоторые более продвинутые опции.
:{|
| <source lang="vhdl">
-- E.g. inside the test sequencer
check_value(dout, x"00", ERROR, "dout must be default inactive");
</source>
|}
Подтверждение того, что всё хорошо:
BV: 60ns irqc_tb check_value(slv x00)=> OK.
dout must be default incative
Сообщение об ошибке:
BV:====================================================
BV: ERROR:
BV: 192 ns. irqc_tb
BV: value was: 'xFF'. expected 'x00'.
BV: dout must be default inactive
BV:====================================================

Библиотека UVVM Utility предоставляет также множество других полезных комманд, которые можно найти в PDF документе "Quick Reference" (util_quick_ref.pdf), который постовляется вместе с UVVM.
В этом документе можно найти обзор всех доступных комманд и типов, а также каждую команду с подробным описанием для всех возможными перегрузок, примерами и комментариями.

Пример использования комманды ''await_value()'':
:{|
| <source lang="vhdl">
await_value(irq, '1', 0 ns, 2* C_CLK_PERIOD,
ERROR, "Interrupt expected immediately");
</source>
|}
В данном примере процесс (например тест секвенсер), вызывая эту комманду, будет ожидать чтобы сигнал ''irq'' перешёл в состояние '1', самоее раннее через 0 нс и самое позднее через два периода тактового сигнала.
Если в течение этого времени условие не выполнится, то будет выдано сообщение об ошибке, которое будет содержать переданную строку, описывающую причину ошибки.

Пример описания из документа "Quick Reference" для комманды ''await_value()'':
{| class=standard align=center
!Name !!Parameters and examples !!Description
|-
|await_value()
|
<pre>
target(sl), exp(sl), [match_strictness], min_time, max_time, [alert_level], msg, [scope, (etc.)]
target(slv), exp(slv), [match_strictness], min_time, max_time, [alert_level], msg, [scope, (etc.)]
target(bool), exp(bool), min_time, max_time, [alert_level], msg, [scope, (etc.)]]
target(u), exp(u), min_time, max_time, [alert_level], msg, [scope, (etc.)]
target(s), exp(s), min_time, max_time, [alert_level], msg, [scope, (etc.)]
target(int), exp(int), min_time, max_time, [alert_level], msg, [scope, (etc.)]
target(real), exp(real), min_time, max_time, [alert_level], msg, [scope, (etc.)]</pre>
 
'''Examples'''
<source lang="vhdl">
await_value(bol, true, 10 ns, 20 ns, “Waiting for bol to become true”);
await_value(slv8, “10101010”, MATCH_STD, 3 ns, 7 ns, WARNING, “Waiting for slv8 value”);
</source>
|
Waits until the target signal equals the exp signal, or times out after max_time.

An alert is asserted if the signal does not equal the expected value between min_time and max_time.
Note that if the value changes to the expected value at exactly max_time, the timeout gets precedence.

''- match_strictness:'' Specifies if match needs to be exact or std_match , e.g. ‘H’ = ‘1’. (MATCH_EXACT, MATCH_STD) 
'''Defaults:'''
{| class=standard align=center
| alert_level ||ERROR
|-
|scope ||C_TB_SCOPE_DEFAULT
|-
|match_strictness ||MATCH_EXACT
|-
|msg_id ||ID_POS_ACK
|-
|msg_id_panel ||shared_msg_id_panel
|}
|}

В левой колонке (Parameters and examples) показаны параметры процедуры, каждая строка соответсует одной перегрузке. И затем слудует два примера использования.
В крайней правой колонке даны комментарии и объяснения.

Важно то, что тесбенч будет всегда сообщать как минимум о падении или успешном прохождении, но также предпочтительно выводить итоговый отчёт обо всех предупреждениях:
============================================================
BV: *** SUMMARY OF ALL ALERTS ***
BV: =======================================================
BV: REGARDED EXPECTED IGNORED Comment?
BV: NOTE : 0 0 0 ok
BV: TB_NOTE : 0 0 0 ok
BV: WARNING : 0 0 0 ok
BV: TB_WARNING : 0 0 0 ok
BV: MANUAL_CHECK: 0 0 0 ok
BV: ERROR : 0 0 0 ok
BV: TB_ERROR : 0 0 0 ok
BV: FAILURE : 0 0 0 ok
BV: TB_FAILURE : 0 0 0 ok
BV: =======================================================
BV: No mismatch between counted and expected serious alerts
BV: =======================================================

==Слайд:Начало работы с UVVM Utility Library==
Библиотеку UVVM с различными примерами, документацией и дополнительной информацией можно скачать из репозитория github https://github.com/UVVM/UVVM .
Ниже приведём список шагов, которые необходимо выполнить чтобы начать работу с UVVM Utility library:
# Скачать репозиторий https://github.com/UVVM/UVVM
# Скомпилировать UVVM Utility library a) В консоли вашего симулятора перейти в 'uvvm_util/script'; b) Выполнить: 'do ../script/compile_src.do'
# Добавить библиотеку в ваш тестбенч, добавив следующие строки до декларации ''entity'' тестбенча library uvvm_util; context uvvm_util.uvvm_util_context;
# Теперь вы можете включить любую команду из данной библиотеки в ваш тестбенч (процесс, либо подпрограмму); например: log("Hello world");

Замечание: 
Библиотеки UVVM были проверены на Modelsim, Rivera-PRO и GHDL, также должны работать на Questa и Active-HDL и на любых других симуляторах совместимых с VHDL-2008.
Упомянутые скрипты были проверены на Modelsim.
GHDL предоставляет свои скрипты для UVVM.

Стоит отметить, что САПР Xilinx ISE не поддерживает VHDL-2008. VHDL-2008 поддерживается более новой САПР Xilinx Vivado.

==Слайд:Структура и архитектура VHDL дизайна==
Во время проектирования цифрогового устройства инженеры очень сильно заботятся о наиболее критичных факторах для структуры и архитектуры проекта перечисленных ранее:
* обзорность, читаемость;
* модифицируемость, поддерживаемость и расширяемость;
* отлаживаемость;
* переиспользуемость.

По этим причинам проекты разбиваются на более-менее автономные модули в независимой функциональность, такие как, например, UART, SPI, DMA контроллер, ADC и т.д.

Эти модули (или VHDL enities/components) получают комманды от программы (software) и затем выполняют требуемые задачи, пока программа продолжает выполнение и делает что-то параллельно и совершенно независимо.
Если что-то идёт не так, либо модуль нуждается во внимании, то он говорит об этом (обычно с помощью прерывания (interrupt)). В этом подходе хорошо то, что верхний уровень FPGA проекта в таком случае легко понять.
Мы видим модули и знаем, что они делают, интерфейсы модуля стандартизированы (например AXI4-lite или Avalon) и запущенная программа контролирует это всё с помощью команд высокого уровня.

==Слайд:Структура и архитектура верификации==
Очевидно, что структура проекта рассмотренная ранее является чрезвычайно эффективной и способствует хорошему качеству проекта.
Однако для VHDL тестбенчей не было такой системы, либо методологии.
Это основная причина того, что большинство тесбенчей довольно неструктурированы, и основная причина разработки UVVM.

UVVM отражает структуру дизайна ЦС. В результате мы имеем архитектуру тестбенча, которую легко понять, при этом сохраняются преимущества хорошей можульной стркутуры:
* Верификационные модули с хорошо понимаемой функциональностью интерфейсом;
* Стандартизированная система шин от секвенсера к верификационному модулю;
* Стандартизированный интерфейс шин на для всех верификационных модулей.

Верификационные модули в UVVM называются VVC (VHDL Verification Components).
На рисунке ниже 'SBI_VVC' – Simple Bus Interface, но также это мог бы быть интерфейс 'AXI4-lite' или 'Avalon'.
<center>[[File:UVVM UART TB ex1.png|700x700px|безрамки]]</center>

Архитектура UVVM очень похожа на архитектуру FPGA дизайна с внешним программным секвенсером упомянутом ранее.
Тестовый секвсенсер раздаёт команды различным VVC, так же, как и программа раздаёт команды FPGA модулям.
Затем VVC делают то, что им говорят – так же, как и модули в FPGA. Обычно это означает обработку доступа к их физическому интерфейсу.
Например, FPGA модуль может передавать некоторые данные, и на самом деле VVC может делать то же самое.
Для нашего примера UART тестбенча, сиквенсер может послать команду на UART TX чтобы передать байт на вход UART RX.

==Слайд:Интерфейс тестового секвенсера==
В UVVM существует два пути для доступа к интерфейсу DUT (Device Under Test). Наиболее простой это использование базовых процедур BFM (Bus Functional Model - функциональная модель шины),
как показано в строке кода ниже, где последний параметр служит как комментарий к строке кода, и при необходимости записывается в лог.
:{|
| <source lang="vhdl">
-- UART transmission command — as a BFM
uart_transmit(x"4C", "Apply byte on UART RX");
</source>
|}

Эта процедура будет выполнена напрямую из процесса, где она была запущена, и применит данные x4C на шину UART RX, используя UART протокол.
Это значит, что если тестовый секвенсер вызывается данной процедурой, то он применит UART протокол бит за битом. Это займёт некоторое время, в течение которого тестовый секвенсер юудет занят и не сможет делать ничего другого.

Более продвинутый вариант называется CDM (Command Distribution Method – метод распределённых комманд). В этом случае, когда секвенсер вызывает данную процедуру, команда немедленно отправляется в VVC,
который задан целевым адресом (помечен красным цветом), который определяется именем и номером экземпляра VVC, который должен выполнить эту команду.
-- UART transmission command — using VVCs
uart_transmit(UART_TX_VVCT,1,x"4C", "Apply byte on UART RX");

Передача команды от тестового секвенсера в VVC не занимает времени, это значит что секвенсер освобождается немедленно и может делать что-то другое, например инициировать доступ по другому интерфейсу.
VVC позаботится о занимающем время протоколе UART.

===Слайд:Совершенно маленький тест===
Код ниже показывает как можно написать очень маленький тест чтобы проверить одновременный доступ по всем интерфейсам.
Этот пример из немного другого тестбенча, здесь VVC для UART TX и RX объединены в общий VVC для более удобного использования.
Для этого случая было решено использовать дополнительный параметр для обозначения канала (RX или TX).
:{|
| <source lang="vhdl">
sbi_write(SBI_VVCT,1, C_ADDR_TX_DATA, x"A0", "Send byte UART TX");
uart_expect(UART_VVCT,1,RX, x"A0", "Check byte from UART TX");
uart_transmit(UART_VVCT,1,TX, x"A1", "Apply byte on UART RX");
wait for C_FRAME_PERIOD;
sbi_check(SBI_VVCT,1, C_ADDR_RX_DATA, x"A1", "Check UART RX byte");
</source>
|}

===Слайд:Микроархитектура является критичной===
Во любом FPGA проекте важно иметь хорошую архитектуру верхнего уровня, однако этого недостаточно.
Не менее важно иметь хорошую микроархитектуру на всех уровнях.
Это применимо и для тестбенчей, и это значит, что архитектура VVC должна быть так же проста для понимания, модификации и переиспользования.
И опять же – стандартизация была бы замечательна.
Базовый компонент VVC состоит из блоков в желтом прямоугольнике, и это применимо абсолютно ко всем VVC.
<center>[[File:UVVM Structured VVC architecture.png|700x700px|безрамки]]</center>

VVC будет смотреть на CDM выше и принимать только комнады, которые являются целевыми для конкретно этого VVC.
Затем он поместит команду ''uart_transmit()'' в очередь и отпустит тестовый секвенсер.
''Executor'' будет выбирать команды из очереди, увидит что это команда ''uart_transmit()'', и затем выполнит эту команду с помощью BFM используя переданные параметры.

==Слайд:Стркутурированные расширения VVC==
Очень структурированная архитектура VVC даёт дополнительное преимущество.
Это преимущество в том, что легко добавлять более структурированную функциональность: неважно, либо для более сложных интерфейсов, либо чтобы просто включить более удобную функциональность (как, например, различные проверки).
Протокол с раздельными транзакциями, такой как ''Avalon MM'', часто приводит к хаотичным тестбенчам, поскольку там может быть несколько запросов на чтение до получения первого ответа на чтение.
Используя же VVC архитектуру рассмотренную ранее и это можно сделать достаточно просто и очень структурировано.
Базовый 'executor' выбирает команды из очереди и знает, что это доступ с разделёнными транзакциями. Таким образом он вызывает процедуру запроса BFM, и в то же время передаёт команду чтения в следующую очередь.
Ответный 'executor' заберёт эту команду и затем просто вызовет BFM проедуру для получения ответа на чтение и будет ждать ответа.
Таким образом, может быть любое число запросов на чтение между любыми ответами на чтение, и пр иэтом всё достаточно просто и наглядно.

UVVM предоставляет скрипт для того чтобы сгенерировать VVC для новых интерфейсов. Сгенерированный код – это шаблон, в котором ясно отмечено, где пользователю необходимо добавить его собственные BFM и различные адаптации.
Учитывая процедуры BFM, которые в любом случае пользователь должен описать для любого тестбенча, создание VVC с нуля должно занять около 30 минут.
Если верить Doulis, то немного дольше в первый раз, но возможно 30 минут хватит в следующий раз.

Подводя итог, наиболее важные части тестбенча следующие:
* основная инфраструктура тестбенча – с логированием, предупреждениями, проверками, ожиданиями и т.д., и возможно BFM для обработки доступа по интерфейсам;
* тестовый ''harness'' верхнего уровня – для того, чтобы получить полный обзор;
* верификационные модули (где необходимо) – понимание и создание;
* тесты – написание актуальных тестов и понимание полной последовательности событий.
Первый пункт лежит на библиотеке UVVM Utility.
Довольно структурированная архитектура (на верхнем уровне и внутри VVC) заботится о следующих двух пунктах.
В то время, как последний и вероятно самый важный пункт (поскольку здесь надо будет потратить большую часть времени) выполняется, позволяя высокоуровневым и легко понимаемым командам контролировать весь тестбенч, включая одновременную активность на многих интерфейсах.

==Слайд:Стандартизация==
Для FPGA дизайна, сандартизация в течение нескольких десятилетий, используя хорошую концепцию архитектуры с регистрами управления и состояния, системой шин, автономными модулями и высокоуровневыми программными командами, привела к эффективной методолгии проектирования устройст на FPGA, а также к эффективной разработке программного обеспечения, поскольку программистам не нужно разбираться в деталях модулей, которыми они управляют.
Это может казаться очевидным, что для тестбенчей проектов на FPGA мы имеем похожий сценарий, где секвенсер контроллирует множество интерфейсов.
Однако VHDL тестбенчи не были стандартизированы до UVVM.
Нже список того, что предоставляет UVVM , и даже стандартизирует наиболее важные аспекты:
* стандарт инфраструктуры тестбенча;
* стандарт установки и использования BFM;
* стандартный модуль управления (VVC) и интерфейс состояния;
* стандартный протокол от секвенсера к VVC;
* стандартные команды для секвенсера (для общих задач);
* стандарт внутренней архитектуры VVC;
* стандартная система очередей команд;
* стандартная обработка многопоточных интерфейсов (например с разделёнными транзакциями);
* стандартные методы синхронизации между VVC (или люыми другими процессами);
* стандартное ожидание и таймауты;
* стандарт сообщений (логирвания) и обработки предупреждений;
* стандарт многоадресных и широковещательных команд;
* стандартная поддержка отдладки;
* повторное использование стандартизированного тестбенча.

==Слайд:Работа с UVVM VVC Framework==
Ранее мы рассмотрели как начать работу с UVVM Utility library, рассмотрели общую концепцию работы с VVC и общую структуру тестбенча.
В UVVM входит следующий набор библиотек.
{| class=standard align=center
!Library !!Description !!Location
|-
|UVVM Utility Library
|UVVM Utility Library is an open source VHDL test bench (TB) infrastructure library for verification of FPGA and ASIC.
Used by VVC FRAMEWORK as a common testbench infrastructure.

For more information on UVVM Utility Library and latest release please visit
http://www.bitvis.no/products/uvvm-utility-library/
For UVVM v0.2.0 the UVVM Utility Library is compatible with Bitvis Utility Library (for VHDL 2008), and hence the current documentation for Bitvis Utility Library still applies.

New features of UVVM Utility Library will be described soon.
| <install_dir>/uvvm_util
|-
|UVVM VVC Framework || The library for the VVC Framework with the functionality described in this document. ||<install_dir>/uvvm_vvc_framework
|-
|bitvis_vip_sbi ||VIP including a BFM and VVC for a simple bus interface (SBI). This VVC is intended as a template for writing new VVCs and for understanding the VVC functionality.

This library is also used in the provided testbench example.
|<install_dir>/bitvis_vip_sbi
|-
|bitvis_vip_uart ||VIP including a BFM and VVC for a simple UART interface. This VVC may be used as a template for writing new VVCs for multi-channel interfaces.

This library is also used in the provided testbench example.
|<install_dir>/bitvis_vip_uart
|-
|bitvis_uart ||This is a simple UART design that is being used as a DUT for the provided example testbench ||<install_dir>/bitvis_uart
|-
|bitvis_vip_axilite ||VIP including BFM and VVC. This simple AXI4-Lite BFM and VVC is provided as a kick start for users to make their own testbenches using VVC FRAMEWORK, as many designs today have an AXI4-lite interface.
|<install_dir>/bitvis_vip_axilite
|-
|bitvis_vip_avalon_mm ||VIP including a BFM and VVC for an Avalon-MM interface. ||<install_dir>/bitvis_vip_avalon_mm
|-
|bitvis_vip_axistream ||VIP including a BFM and VVC for a simple AXI-Stream interface. ||<install_dir>/bitvis_vip_axistream
|-
|bitvis_vip_i2c ||VIP including a BFM and VVC for a simple I2C interface. ||<install_dir>/bitvis_vip_i2c
|-
|bitvis_vip_spi ||VIP including a BFM and VVC for a simple SPI interface. ||<install_dir>/bitvis_vip_spi
|-
|bitvis_vip_gpio ||VIP including a BFM and a VVC for a simple GPIO interface. ||<install_dir>/bitvis_vip_gpio
|-
|uvvm_osvvm ||A UVVM compatible version of OSVVM ||<install_dir>/uvvm_osvvm
|}

Для работы с VVC нам понадобится UVVM VVC Framework, который является частью UVVM.
Установка и компиляция VVC Framework
# Скачать репозиторий https://github.com/UVVM/UVVM
# Если UVVM был скачен как ZIP файл, то следует распаковать его в директорию по вашему выбору, но при этом следует убедиться, что все части UVVM находятся на своих местах, как показано в таблице выше.
# Скомпилировать все библиотеки UVVM В консоли вашего симулятора выполнить: 'do <install_dir>/script/compile_all.do <install_dir>/script <compile_dir>' , где <install_dir> - выбранная в предыдущем пункте директория, где находятся файлы UVVM, <compile_dir> - директория, куда следуюет поместить файлы компиляции, может быть директорией проекта, можно и не указывать <compile_dir>, тогда по умолчанию файлы компиляции будут расположены рядом с исходными файлами.

Если вы хотите запустить пример тестбенча, который идёт в комплекте с UVVM, то вам следует выполнить несколько дополнительных действий
# Скомпилировать DUT и тестбенч для UART
# Запустить пример тестбенча для UART

==Слайд:Заинтересованность в UVVM==
Международные игроки с сильным интересом в VHDL и верификации сейчас принимают UVVM.
Два основных симулятора VHDL, Aldec и Mentor Graphics, оба показывают большой интерес, Aldec уже провёл несколько вебинаров по UVVM (https://www.aldec.com/en/downloads/private/920 и https://www.aldec.com/en/downloads/private/1158).
И Mentor включил презентации UVVM в их "FPGA verification day" (https://trias-mikro.de/en/dates/fpga-verification-day/).
Doulos, лучший международный постовщик тренингов для FPGA и ASIC методологий, рекомендует UVVM для FPGA тестбенчей.
Последним свидетельством того, что UVVM на самом деле набирает обороты, является то, что ESA (European Space Agency – Европейское космическое агенство) теперь UVVM спомощью контракта на более чем 250 000 евро на расширение UVVM, и может рекомендовать своим постовщикам использовать UVVM для верификации FPGA проектов (https://indico.esa.int/event/232/contributions/2159/).
То, что UVVM набирает обороты – это сильное преуменьшение. Со второго квартала 2016 по второй квартал 2018 года (между двумя исследованиями Wilson Research Group https://www.mentor.com/products/fv/events/the-2018-wilson-research-group-asic-and-fpga-functional-verification-study) количество пользователей UVVM во всём мире резко вырасло – с долей процента в 2016 году до 10% от всех FPGA разработчиков во втором квартале 2018 года и продолжает расти.

UVVM поддерживается любыми совместимыми с VHDL-2008 симуляторами. Для опенсорс сообщество будет хорошей новостью то, что GHDL был обновлён для работы с UVVM (https://github.com/ghdl/ghdl).

Дополнительно был создан новый репозиторий для внешнего вклада в UVVM(https://github.com/UVVM/UVVM_Community_VIPs) и обмена верификационными компонентами.

==Слайд:Текущие и будущие расширения==
Проект европейского космического агенства предоставит несколько новых и важных функций для UVVM. Некоторые уже были предоставлены,
например, легко используемый, гибкий и конфигурируемый ''Scoreboard'', и некоторые всё ещё разрабатываются, такие как ''watchdogs'',
механизм инжекции ошибок, улучшенный контроль рандомизации и функционального покрытия, и более удобная система подключения DUT моделей к ''harness'' тестбенча.

Наиболее важная функциональность, которая скоро появится – иерархические верификационные компоненты.
Это позволит решить проблему использования ''scoreboards'' для проверки данных, которые проходят через DUT,
когда слой коммуникации различный с двух сторон, например, когда ввод с одной стороны ориентирован на слова или байты,
как в AXI4-lite или Avalon, а выход с другой стороны ориентирован на пакеты, как например Ethernet.
Ирерархические верификационные компоненты позволят легко обрабатывать такие сценарии.

Кроме того, UVVM постоянно обновляется, добовляя незначительную функциональность за пределами проекта ESA, и в настоящее время разрабатываются планы для дальнейших небольших и крупных расширений.

==Слайд:Выводы==
Структурированная верификация является очень важной для эффективности, качества и повторного использования.
UVVM – открытый проект, который предоставляет очень струкртурированную методологию и библиотеку.
UVVM даже предоставляет открытые VVC и BFM для UART, I2C, SPI, SBI, AXI4-Lite, AXI4-steam, GPIO и Avalon MM.
Это даёт возможность для отличного старта любого проекта, который использует эти (либо аналогичные) периферийные устройства.