ПТСиПЦУвСБ/Лекция 5 - История изменений

ANA в 13:58, 8 апреля 2014

2014-04-08T13:58:21Z

ANA: /* Слайд: Содержание */

2014-04-08T13:55:34Z

‎Слайд: Содержание

ANA: /* Слайд: Содержание */

2014-04-08T13:52:16Z

‎Слайд: Содержание

Внесённые изменения

ANA в 11:34, 8 апреля 2014

2014-04-08T11:34:41Z

ANA в 07:31, 31 марта 2014

2014-03-31T07:31:35Z

ANA: Новая страница: « {{ПТСиПЦУвСБ TOC}} ;title: Написание тестирующе…»

2014-03-31T07:30:10Z

Новая страница: « {{ПТСиПЦУвСБ TOC}} <slideshow style="custis" headingmark="Слайд:" incmark=":step" scaled="true"> ;title: Написание тестирующе…»

Новая страница

{{ПТСиПЦУвСБ TOC}}

<slideshow style="custis" headingmark="Слайд:" incmark=":step" scaled="true">
;title: Написание тестирующей программы
;author: Авдеев Н.А.
</slideshow>

== Слайд: Содержание ==

* [[VHDL/Генерация входных воздействий|Генерация входных воздействий]]

← Предыдущая		Версия 13:58, 8 апреля 2014
Строка 298:		Строка 298:

	{{:VHDL/Генерация входных воздействий}}		{{:VHDL/Генерация входных воздействий}}
		+
		+	== Слайд: Процедуры ==
		+
		+	subprogram_body ⇐
		+	'''procedure''' identifier [ ( parameter_interface_list ) ] '''is'''
		+	{ subprogram_declarative_part }
		+	'''begin'''
		+	{ sequential_statement }
		+	'''end''' [ procedure ] [ identifier ] ;
		+
		+	return_statement ⇐ [ label : ] '''return''' ;
		+
		+	interface_list ⇐
		+	( [ '''constant''' \| '''variable''' \| '''signal''' ]
		+	identifier { , ... } : [ {{Сн\|mode}} ] subtype_indication
		+	[ := static_expression ] ) { ; ... }
		+	{{Сн\|mode}} ⇐ '''in''' \| '''out''' \| '''inout'''
		+
		+	* Пример
		+
		+	'''procedure''' do_arith_op ( op : '''in''' func_code ) '''is'''
		+	variable result : integer;
		+	'''begin'''
		+	case op is
		+	when add =>
		+	result := op1 + op2;
		+	when subtract =>
		+	result := op1 - op2;
		+	end case;
		+	dest <= result after Tpd;
		+	Z_flag <= result = 0 after Tpd;
		+	'''end procedure''' do_arith_op;
		+
		+	<big><big>
		+	<source lang="vhdl">
		+	library ieee;
		+	use ieee.std_logic_1164.all;
		+
		+	entity signal_generator is
		+	end entity signal_generator;
		+
		+	architecture top_level of signal_generator is
		+
		+	signal raw_signal : std_ulogic;
		+
		+	procedure generate_pulse_train
		+	( width, separation : in delay_length;
		+	number : in natural;
		+	signal s : out std_ulogic ) is
		+	begin
		+	for count in 1 to number loop
		+	s <= '1', '0' after width;
		+	wait for width + separation;
		+	end loop;
		+	end procedure generate_pulse_train;
		+
		+	begin
		+
		+	raw_signal_generator : process is
		+	begin
		+
		+	generate_pulse_train ( width => 20 ns,
		+	separation => 10 ns,
		+	number => 10,
		+	s => raw_signal );
		+	generate_pulse_train ( width => 5 ns,
		+	separation => 20 ns,
		+	number => 10,
		+	s => raw_signal );
		+	wait;
		+	end process raw_signal_generator;
		+
		+	end architecture top_level;
		+	</source>
		+	</big></big>
		+
		+	== Слайд: Функции ==
		+
		+	subprogram_body ⇐
		+	[ pure I impure ]
		+	'''function''' identifier [ ( parameter_interface_list ) ] '''return''' type_mark '''is'''
		+	{ subprogram_declarative_item }
		+	'''begin'''
		+	{ sequential_statement }
		+	'''end''' [ '''function''' ] [ identifier ] ;
		+
		+	return_statement ⇐ [ label : ] '''return''' expression ;
		+
		+	function_call ⇐ function_name [ ( parameter_association_list ) ]
		+
		+
		+	'''function''' limit ( value, min, max : integer ) '''return''' integer '''is'''
		+	'''begin'''
		+	if value > max then
		+	'''return''' max;
		+	elsif value < min then
		+	'''return''' min;
		+	else
		+	'''return''' value;
		+	end if;
		+	'''end function''' limit;

@@ Строка 13: / Строка 13: @@
 * Структура тестирующей программы
 * подмножество языка VHDL для написания тестирующих программ
-* [[VHDL/Генерация входных воздействий|Генерация входных воздействий]]
+** [[VHDL/Генерация входных воздействий|Генерация входных воздействий]]
+** работа с файлами в VHDL (стр. 233)
 == Слайд: Структура тестирующей программы ==

← Предыдущая		Версия 07:31, 31 марта 2014
Строка 11:		Строка 11:

	* [[VHDL/Генерация входных воздействий\|Генерация входных воздействий]]		* [[VHDL/Генерация входных воздействий\|Генерация входных воздействий]]
		+
		+
		+	{{:VHDL/Генерация входных воздействий}}

@@ Строка 10: / Строка 10: @@
 == Слайд: Содержание ==
 * [[VHDL/Генерация входных воздействий|Генерация входных воздействий]]
 {{:VHDL/Генерация входных воздействий}}