ПЦУСБ/Лабораторная работа 2 - История изменений

ANA: /* Шпаргалка */

2013-12-20T05:27:23Z

‎Шпаргалка

ANA: /* Библиотека элементов */

2013-12-20T05:23:41Z

‎Библиотека элементов

ANA: /* Требования к оформлению отчета */

2013-11-14T14:07:55Z

‎Требования к оформлению отчета

ANA: /* Требования к оформлению отчета */

2013-11-14T08:54:41Z

‎Требования к оформлению отчета

ANA: /* Шпаргалка */

2013-11-14T08:25:33Z

‎Шпаргалка

ANA: /* Требования к оформлению отчета */

2013-11-14T07:56:18Z

‎Требования к оформлению отчета

ANA: /* Требования к оформлению отчета */

2013-11-07T16:29:29Z

‎Требования к оформлению отчета

ANA: /* Шпаргалка */

2013-11-07T16:22:21Z

‎Шпаргалка

ANA: /* Требования к оформлению отчета */

2013-11-07T15:54:56Z

‎Требования к оформлению отчета

ANA: /* Требования к оформлению отчета */

2013-10-28T06:50:26Z

‎Требования к оформлению отчета

@@ Строка 198: / Строка 198: @@
 ! <html><img src="https://docs.google.com/drawings/d/10Tk3WXQRDjZxECs6GPA9UKKyr7WJyYoDxIG4VPl48Mw/pub?w=800"></html>
 |-
-! Рисунок 2 — Схема
+! Рисунок 3 — Схема
 |}
@@ Строка 643: / Строка 643: @@
-Тестбенч sch01_tb(tb) позволяет проверить правильность работы двух VHDL описаний схемы, но определение задержки по выходам для каждого набора нужно делать вручную, используя два курсора на временных диаграммах как показано на рисунке.
+Тестбенч sch01_tb(tb) позволяет проверить правильность работы двух VHDL описаний схемы, но определение задержки по выходам для каждого набора нужно делать вручную, используя два курсора на временных диаграммах как показано на рисунке 4.
-[[Файл:Lab02-wave-cursors.png|center]]
+{| align=center
@@ Строка 800: / Строка 804: @@
 ! [[Файл:ЦСУСБ-Лаб2-Tb2 vawe.png|800px|center]]
 |-
-! Временная диаграмма sch01_tb(tb2)
+! Рисунок 5 – Временная диаграмма тесбенча (sch01_tb(tb2))
 |}
@@ Строка 837: / Строка 841: @@
 ! <html><img src="https://docs.google.com/drawings/d/1XZO6wtpykyefcsPqQfV27MHfzaKG82h0ff1AutnV7fA/pub?w=800"></html>
 |-
-! Рисунок 3 — Схема с отмеченным критическим путём для каждого выхода ([https://docs.google.com/drawings/d/1XZO6wtpykyefcsPqQfV27MHfzaKG82h0ff1AutnV7fA/edit Edit])
+! Рисунок 6 — Схема с отмеченным критическим путём для каждого выхода ([https://docs.google.com/drawings/d/1XZO6wtpykyefcsPqQfV27MHfzaKG82h0ff1AutnV7fA/edit Edit])
 |}

@@ Строка 181: / Строка 181: @@
 ! [[Файл:Alib3-logic.png|600px]]
 |-
-! Рисунок 1 – Условное графическое обозначение элементов
+! Рисунок 2 – Условное графическое обозначение элементов
 |}

@@ Строка 43: / Строка 43: @@
 #* На временных диаграммах должны быть видны все возможные значения входов и соответствующие им значения выходов (например, если 5 входов, то 32 возможных значений входов должны быть различимы на диаграмме).
 # В отчете должна содержаться система логических функций, реализуемых схемой ({{Зел|не обязательно, если она совпадает с логическим VHDL-описанием схемы}}).
-# В отчете необходимо привести таблицу, содержащую значения задержки распространения сигналов от входа к выходам для каждого входного набора каждой функции. {{Сн|А также, если используется тесбенч считающий задержки, то привести листинг отчета (или скриншот), выдаваемого в транскрипт при выполнении тестбенча.}}
+# В отчете необходимо привести таблицу, содержащую значения задержки распространения сигналов от входа к выходам для каждого входного набора каждой функции. {{Сн|А также, если используется тесбенч считающий задержки, то привести скриншот отчета по задержкам, выдаваемого в транскрипт при выполнении тестбенча.}}
 # {{Зел|В отчете необходимо привести схему, на которой должен быть отмечен критический путь для каждой выходной функции}} (как показано на рисунке 3). При этом на схеме для каждого элемента должны быть отмечены (на рисунке розовым цветом):
 #* собственная задержка распространения (внутри элемента)

@@ Строка 43: / Строка 43: @@
 #* На временных диаграммах должны быть видны все возможные значения входов и соответствующие им значения выходов (например, если 5 входов, то 32 возможных значений входов должны быть различимы на диаграмме).
 # В отчете должна содержаться система логических функций, реализуемых схемой ({{Зел|не обязательно, если она совпадает с логическим VHDL-описанием схемы}}).
-# В отчете необходимо привести таблицу, содержащую значения задержки распространения сигналов от входа к выходам для каждого входного набора каждой функции.
+# В отчете необходимо привести таблицу, содержащую значения задержки распространения сигналов от входа к выходам для каждого входного набора каждой функции. {{Сн|А также, если используется тесбенч считающий задержки, то привести листинг отчета (или скриншот), выдаваемого в транскрипт при выполнении тестбенча.}}
 # {{Зел|В отчете необходимо привести схему, на которой должен быть отмечен критический путь для каждой выходной функции}} (как показано на рисунке 3). При этом на схеме для каждого элемента должны быть отмечены (на рисунке розовым цветом):
 #* собственная задержка распространения (внутри элемента)

@@ Строка 766: / Строка 766: @@
    delay_y2_max <=
-ns     when now < 100 ns else
+ns     when now < 100 ns else                 -- отключение определения максимальной задержки на 100 нс (не всем это нужно)
      delay_y2 when delay_y2 >= delay_y2_max else
      delay_y2_max;

@@ Строка 34: / Строка 34: @@
 #* структурного описания схемы (включая описания используемых библиотечных элементов{{Зел|, которые разместить в приложении А в конце отчета}})
 #* логического описания схемы
-#* тестирующей программы.
+#* тестирующей программы {{Зел|(достаточно одного варианта тестбенча)}}.
 # В отчете должны содержаться временные диаграммы, соответствующие тестирующей программе.
 #* на временной диаграмме должны быть приведены

@@ Строка 29: / Строка 29: @@
 === Требования к оформлению отчета ===
-# В отчете должна быть приведена логическая схема, на которой должны быть обозначены имена сигналов и меток элементов, соответствующие описанию на языке VHDL (изображение схемы можно скопировать из файла [[Медиа:ПЦУСБ-ЛР02-tasks.zip|заданий]]).
+# В отчете должна быть приведена логическая схема, на которой должны быть обозначены имена сигналов и меток элементов ({{Зел|как показано на рисунке 2}}), соответствующие структурному описанию на языке VHDL (изображение схемы можно скопировать из файла [[Медиа:ПЦУСБ-ЛР02-tasks.zip|заданий]]).
-# В отчете должна быть приведён список используемых библиотечных элементов, с описанием логических функций и задержек.
+# В отчете должен быть приведён список (таблица) используемых библиотечных элементов, с описанием логических функций и задержек.
-# В отчете должен содержаться VHDL-код структурного (включая описания используемых библиотечных элементов) и логического описаний схемы, а также тестирующая программа.
+# В отчете необходимо привести VHDL-коды:
 # В отчете должны содержаться временные диаграммы, соответствующие тестирующей программе.
-# В отчете должна содержаться система логических функций, реализуемых схемой.
+#* на временной диаграмме должны быть приведены
-# В отчете необходимо привести таблицу, содержащую значения задержки распространения сигналов от входа к выходам для каждого входного набора.
+#** входы, выходы блоков структурного и логического описаний схемы
-# На логической схеме должен быть отмечен критический путь для каждой выходной функции. При этом на схеме должны быть отмечены собственная задержка каждого элемента и суммарная максимальная задержка распространения сигнала от входов X.
+#** внутренние сигналы структурного и логического описаний схемы
 # В отчете должно быть указано значение задержки схемы, соответствующее задержке критического пути.
 Требования к VHDL-файлам проекта:

@@ Строка 39: / Строка 39: @@
 Требования к VHDL-файлам проекта:
-* Описания всех элементов должны быть в отдельных файлах, при этом каждый файл должен включать следующий комментарий:
+* Описания всех элементов должны быть в отдельных файлах, <s>при этом каждый файл должен включать следующий комментарий:
 ** ФИО и номер группы автора разработанной VHDL-модели;
-** номер варианта;
+** номер варианта;</s>