ПЦУСБ/Лабораторная работа 4 - История изменений

ANA: /* Порядок выполнения работы */

2013-12-06T06:44:07Z

‎Порядок выполнения работы

ANA: /* Описание интерфейса блока верхнего уровня (TOP-модуль) */

2013-12-06T06:42:45Z

‎Описание интерфейса блока верхнего уровня (TOP-модуль)

ANA: /* Варианты заданий */

2013-12-06T06:35:33Z

‎Варианты заданий

ANA: /* Счетчик числа единиц и определение четности N-разрядного числа */

2013-12-06T06:20:18Z

‎Счетчик числа единиц и определение четности N-разрядного числа

ANA: /* Задание */

2013-12-06T06:18:46Z

‎Задание

ANA: /* Порядок выполнения работы */

2013-12-06T06:15:21Z

‎Порядок выполнения работы

ANA: /* Порядок выполнения работы */

2013-12-05T15:25:51Z

‎Порядок выполнения работы

ANA: /* Цель работы */

2013-12-05T15:19:27Z

‎Цель работы

ANA: /* Порядок выполнения работы */

2013-12-05T15:18:04Z

‎Порядок выполнения работы

ANA: /* Описание доступных ресурсов ПЛИС */

2013-12-05T06:52:44Z

‎Описание доступных ресурсов ПЛИС

@@ Строка 19: / Строка 19: @@
 #** ModelSim.
 #* Создать в файловой системе каталог для проекта (например, lab04_var01), в котором создать следующие подкатологи: vhd, work, ise, lib.
-#** В папку vhd скопировать VHDL-модели заданного компонента и компонента верхнего уровня.
+#** В папку vhd скопировать VHDL-модели заданного компонента, компонента верхнего уровня (top.vhd), файл конфигурации (top.ucf).
 #** В папку lib распаковать архив библиотеки ([http://simhard.com/ftp/files/pcusb/simprim.zip simprim.zip]) логических элементов ПЛИС, необходимый для моделирования синтезированной схемы в программе ModelSim.
 #** В папке work будут созданы библиотеки ModelSim.

@@ Строка 104: / Строка 104: @@
 {|
 | <div style="border: 2px solid #AEA; padding: 0.4em; border-bottom: none; border-right: none; background: HoneyDew">
-'''Листинг 1''' — VHDL-описание компонента верхнего уровня
+'''Листинг 1''' — VHDL-описание компонента верхнего уровня ([{{SERVER}}/ftp/files/pcusb/lab04/top.vhd top.vhd])
 ----
 <big><source lang="vhdl">
@@ Строка 166: / Строка 166: @@
 {| width=500px
-|{{Hider|Листинг файла конфигурации выводов ПЛИС (top.ucf)}}
+|{{Hider|Листинг файла конфигурации выводов ПЛИС (([{{SERVER}}/ftp/files/pcusb/lab04/top.ucf top.ucf]))}}
 {{Файл|top.ucf|<big><source lang="text">
 NET "CLK" LOC = "T9" | IOSTANDARD = LVCMOS33 ;

@@ Строка 289: / Строка 289: @@
 == Варианты заданий ==
-=== Преобразователь из кода Грея в двоичный код 8-разрядного числа ===
+=== 1. Преобразователь из кода Грея в двоичный код 8-разрядного числа ===
-* входы подключить к переключателям
+* входы подключить к переключателям (SW)
-* выходы подключить к линейке светодиодов
+* выходы подключить к линейке светодиодов (LED)
 {| width=400px
-|{{Hider|Листинг VHDL-модели}}{{Файл|gray_to_binary.vhd|<big><source lang="vhdl">
+|{{Hider|Листинг VHDL-модели ([{{SERVER}}/ftp/files/pcusb/lab04/gray_to_binary.vhd gray_to_binary.vhd])}}{{Файл|gray_to_binary.vhd|<big><source lang="vhdl">
 library ieee;
 use ieee.std_logic_1164.all;
@@ Строка 322: / Строка 322: @@
 |}
-* входы подключить к переключателям
+=== 2. Преобразователь из двоичного кода в код Грея 8-разрядного числа===
 * выходы подключить к линейке светодиодов
 {| width=400px
-|{{Hider|Листинг VHDL-модели}}{{Файл|binary_to_gray.vhd|<big><source lang="vhdl">
+|{{Hider|Листинг VHDL-модели ([{{SERVER}}/ftp/files/pcusb/lab04/binary_to_gray.vhd binary_to_gray.vhd])}}{{Файл|binary_to_gray.vhd|<big><source lang="vhdl">
 library ieee;
 use ieee.std_logic_1164.all;
@@ Строка 360: / Строка 361: @@
 <!--
-=== Счетчик числа единиц и определение четности N-разрядного числа===
+=== 3. Счетчик числа единиц и определение четности N-разрядного числа===
 {| width=400px
@@ Строка 369: / Строка 370: @@
 |}-->
-=== Умножитель (4-разрядное число × 4-разрядное число)===
+=== 3. Умножитель (4-разрядное число × 4-разрядное число)===
-* входы подключить к переключателям
+* входы подключить к переключателям (SW)
-* выходы подключить к линейке светодиодов
+* выходы подключить к линейке светодиодов (LED)
 {| width=400px
-|{{Hider|Листинг VHDL-модели}}{{Файл|Имя файла|<big><source lang="vhdl">
+|{{Hider|Листинг VHDL-модели ([{{SERVER}}/ftp/files/pcusb/lab04/mult_4_4.vhd mult_4_4.vhd])}}{{Файл|Имя файла|<big><source lang="vhdl">
 library ieee;
 use ieee.numeric_std.all;
@@ Строка 401: / Строка 402: @@
-=== Сумматор (4-разрядное число + 4-разрядное число)===
+=== 4. Сумматор (4-разрядное число + 4-разрядное число)===
-* входы подключить к переключателям
+* входы подключить к переключателям (SW)
-* выходы подключить к линейке светодиодов
+* выходы подключить к линейке светодиодов (LED)
 {| width=400px
-|{{Hider|Листинг VHDL-модели}}{{Файл|Имя файла|<big><source lang="vhdl">
+|{{Hider|Листинг VHDL-модели ([{{SERVER}}/ftp/files/pcusb/lab04/sum_4_4.vhd sum_4_4.vhd])}}{{Файл|Имя файла|<big><source lang="vhdl">
 library ieee;
 use ieee.numeric_std.all;
@@ Строка 433: / Строка 434: @@
-=== Дешифратор из 3 в 8 ===
+=== 5. Дешифратор из 3 в 8 ===
-* входы подключить к кнопкам
+* входы подключить к кнопкам (BTN)
-* выходы подключить к линейке светодиодов
+* выходы подключить к линейке светодиодов (LED)
 {| width=400px
-|{{Hider|Листинг VHDL-модели}}{{Файл|decoder_3_in_8.vhd|<big><source lang="vhdl">
+|{{Hider|Листинг VHDL-модели ([{{SERVER}}/ftp/files/pcusb/lab04/decoder_3_in_8.vhd decoder_3_in_8.vhd])}}{{Файл|decoder_3_in_8.vhd|<big><source lang="vhdl">
 library ieee;
 use ieee.std_logic_1164.all;

@@ Строка 359: / Строка 359: @@
 <!--
 {| width=400px
 |{{Hider|Листинг VHDL-модели}}{{Файл|Имя файла|<big><source lang="vhdl">
@@ Строка 367: / Строка 368: @@
 </big>}}{{Hider|end}}
 |}-->
 === Умножитель (4-разрядное число × 4-разрядное число)===

@@ Строка 7: / Строка 7: @@
 == Задание ==
-Реализовать заданный VHDL-моделью цифровой блок в ПЛИС, используя отладочную плату [http://www.digilentinc.com/Products/Detail.cfm?NavPath=2,400,799&Prod=S3BOARD Spartan-3 Starter Kit], общий вид которой представлен на рисунке 1.
+Реализовать заданный VHDL-моделью цифровой блок в ПЛИС, используя отладочную плату [http://www.digilentinc.com/Products/Detail.cfm?NavPath=2,400,799&Prod=S3BOARD Spartan-3 Starter Kit], общий вид которой представлен на рисунке 1 и провести моделирование исходного VHDL-описания и синтезированной схемы с учетом задержек, подключаемых из SDF-файла.
-−
 == Порядок выполнения работы ==

@@ Строка 12: / Строка 12: @@
 == Порядок выполнения работы ==
-# Создать новый проект в программе ISE
+# Подготовка к работе
 #* Добавить в проект VHDL-модули (VHDL-файлы):
 #** модифицированный модуль верхнего уровня (подключить через port map компонент из задания)
@@ Строка 18: / Строка 31: @@
 #* Добавить в проект описание конфигурации выводов (UCF-файл)
 # Провести все этапы синтеза до генерации прошивки ПЛИС включительно
-#* Задать временное ограничение: частоту синхросигнала
+#* <s>Задать временное ограничение: частоту синхросигнала</s>
 # Просмотреть
-#* синтезированную схему (RTL описание и реализацию в базисе ПЛИС) ''(вставить в отчет)''
+#* синтезированную схему (RTL описание и реализацию в базисе ПЛИС) ''(скриншоты вставить в отчет)''
 #* отчет о синтезе схемы ''(вставить в отчет)''
 # Сохранить синтезированное описание схемы в формате VHDL
@@ Строка 29: / Строка 43: @@
 # Подготовить отчет, включающий:
 #* Описание задания
-#* Исходные коды заданного компонента, модифицированного модуля верхнего уровня; тесбенч.
+#* Исходные коды заданного компонента, модифицированного модуля верхнего уровня, тесбенч.
-#* Скриншот синетезированной схемы
+#* Скриншот синетезированной схемы (RTL и в базисе ПЛИС)
 #* Отчет о синтезе
 #* Временные диаграммы моделирования тесбенча

@@ Строка 26: / Строка 26: @@
 # Провести моделирование исходной VHDL-модели и синтезированной схемы с учетом задержек распространения сигнала, полученных после размещения схемы в ПЛИС
 #* Написать тестбенч, включающий синтезированную схему и исходную VHDL-модель
-#* Провести моделирование тесбенча с подключением SDF-файла для синтезированной схемы
+#* Провести моделирование тесбенча с подключением SDF-файла для синтезированной схемы (библиотека [http://simhard.com/ftp/files/pcusb/simprim.zip simprim])
 # Подготовить отчет, включающий:
 #* Описание задания

@@ Строка 3: / Строка 3: @@
 == Цель работы ==
-Получить базовые навыки работы в программе ISE (создание проекта, подключение файла конфигурации, синтез схемы, сохранение синтезированной схемы в VHDL формате, программирование ПЛИС).
+Получить базовые навыки работы в программе ISE (создание проекта, подключение файла конфигурации, синтез схемы, сохранение синтезированной схемы в VHDL формате, программирование ПЛИС) и освоить моделирование VHDL-нетлиста схемы с учетом задержек после синтеза и размещения в ПЛИС.
-−
 == Задание ==

@@ Строка 27: / Строка 27: @@
 == Описание доступных ресурсов ПЛИС ==
 [[Файл:S3BOARD-top-400.gif|frame|right|Рисунок 1 — [http://www.digilentinc.com/Products/Detail.cfm?NavPath=2,400,799&Prod=S3BOARD Spartan-3 Starter Kit] ]]
@@ Строка 34: / Строка 32: @@
 [[Файл:S3BOARD-block-400.gif|frame|right|Рисунок 2 — [http://www.digilentinc.com/Products/Detail.cfm?NavPath=2,400,799&Prod=S3BOARD Spartan-3 Starter Kit] ]]
 <big><source lang="vhdl">
 library ieee;
@@ Строка 58: / Строка 109: @@
      -- выводы подключения внешнего ОЗУ
      ADDR : out   std_logic_vector(17 downto 0);  -- L3 K5 K3 J3 J4 H4 H3 G5 E4 E3 F4 F3 G4 L4 M3 M4 N3 L5
-     DATA : inout std_logic_vector(31 downto 0);  -- N1 M1 K2 C3 F5 G1 E2 D2 D1 E1 G2 J1 K1 M2 N2 P2 R1 P1 L2 J2 H1 F2 P8 D3 B1 C1 C2 R5 T5 R6 T8 N7
+     DATA : inout std_logic_vector(31 downto 0);  -- N1 M1 K2 C3 F5 G1 E2 D2 D1 E1 G2 J1 K1 M2 N2 P2 R1 P1
      CE   : out   std_logic_vector(1 downto 0);  -- N5 P7
      OE   : out   std_logic;             -- K4
@@ Строка 88: / Строка 140: @@
 </source>
 </big>