ПЦУСБ/Лекция 2 — различия между версиями
Материал из Wiki
< ПЦУСБ
ANA (обсуждение | вклад) (Новая страница: «{{ПЦУСБ TOC}} <slideshow style="custis" headingmark="Слайд:" incmark=":step" scaled="true"> ;title: Основы языка VHDL ;author: Авдеев …») |
ANA (обсуждение | вклад) |
||
| Строка 5: | Строка 5: | ||
;author: Авдеев Н.А. | ;author: Авдеев Н.А. | ||
</slideshow> | </slideshow> | ||
| + | |||
| + | |||
| + | == Слайд: Языки HDL (Hardware Description Language) == | ||
| + | |||
| + | *Проблемы проектирования СБИС: | ||
| + | ** несоответствие формы в которой ставится задача (обычно задается поведение) и схемы проекта (сеть взаимосвязанных компонентов) | ||
| + | ** «ручной» перевод описания проекта в набор логических выражений и схематику | ||
| + | ** работа со сложными (тысячи и более компонентов) проектами | ||
| + | *Наиболее часто используемые HDL-языки: VHDL, Verilog, Abel | ||
| + | |||
== Слайд: Язык VHDL == | == Слайд: Язык VHDL == | ||
| − | ;VHDL: '''V'''ery high speed integration circuits '''H'''ardware '''D'''escription '''L'''anguage | + | ;VHDL: '''V'''ery high speed integration circuits (VHSIC) '''H'''ardware '''D'''escription '''L'''anguage предложен DoD USA в начале 80-х: |
| + | |||
| + | * Первые симуляторы появились в начале 90-х | ||
| + | * ПО для ПК – в середине 90-х | ||
| + | * Основное применение сейчас – PLD, FPGA, разработка заказных СБИС | ||
| + | |||
| + | === Слайд: Стандарты языка VHDL === | ||
| + | |||
| + | '''Ревизии языка: IEEE Standard VHDL Language Reference Manual''' | ||
| + | * 1076-1987 Первая версия стандарта | ||
| + | * 1076-1993 (ISBN 1-55937-376-8) Значительные улучшения после нескольких лет использования. Наиболее используемая и поддерживаемая САПР версия. | ||
| + | * '''ГОСТ Р 50754-95''' Язык описания аппаратуры цифровых систем VHDL. Описание языка | ||
| + | * 1076-2000 Небольшие изменения. Предложен защищенный тип (''protected''). | ||
| + | * 1076-2002 Небольшие изменения | ||
| + | * 1076-2008 Существенные изменения (опубликован 2009-01-26). | ||
| + | |||
| + | '''Связанные стандарты:''' | ||
| + | * IEEE 1076.1 VHDL Analog and Mixed-Signal (VHDL-AMS) | ||
| + | * IEEE 1076.1.1 VHDL-AMS Standard Packages (stdpkgs) | ||
| + | * IEEE 1076.2 VHDL Math Package (math) | ||
| + | * IEEE 1076.3 VHDL Synthesis Package (vhdlsynth) | ||
| + | * IEEE 1076.3 VHDL Synthesis Package - Floating Point (fphdl) | ||
| + | * IEEE 1076.4 Timing (VHDL Initiative Towards ASIC Libraries: vital) | ||
| + | * IEEE '''1076.6''' VHDL Register Transfer Level Synthesis, 1998 – синтезируемое подмножество VHDL | ||
| + | * IEEE 1164 VHDL Multivalue Logic (std_logic_1164) Packages | ||
| Строка 18: | Строка 52: | ||
* описание тестовых воздействий при моделировании устройств; | * описание тестовых воздействий при моделировании устройств; | ||
* автоматизации преобразования исходного описания схемы в описание на более низком уровне (вплоть до вентильного). | * автоматизации преобразования исходного описания схемы в описание на более низком уровне (вплоть до вентильного). | ||
| + | |||
=== Слайд: Стили VHDL-моделей :step === | === Слайд: Стили VHDL-моделей :step === | ||
Описывать ЦУ можно, используя разные стили: | Описывать ЦУ можно, используя разные стили: | ||
| − | * поведенческий стиль, при котором для описания проекта используются причинно-следственные связи между событиями на входах устройства и событиями на его выходах (без уточнения структуры); | + | * {{Сн|'''поведенческий стиль'''}}, при котором для описания проекта используются причинно-следственные связи между событиями на входах устройства и событиями на его выходах (без уточнения структуры); |
| − | * структурный стиль, при котором устройство представляется в виде иерархии взаимосвязанных простых устройств (подобно стилю, принятому в схемотехнике); | + | * {{Сн|'''структурный стиль'''}}, при котором устройство представляется в виде иерархии взаимосвязанных простых устройств (подобно стилю, принятому в схемотехнике); |
| − | * потоковый стиль описания устройства, основанный на использовании логических уравнений, каждое из которых преобразует один или несколько входных информационных потоков в выходные потоки. | + | * {{Сн|'''потоковый стиль'''}} описания устройства, основанный на использовании логических уравнений, каждое из которых преобразует один или несколько входных информационных потоков в выходные потоки. |
== Слайд: NEW == | == Слайд: NEW == | ||
Версия 23:08, 13 сентября 2013
- Заголовок
- Основы языка VHDL
- Автор
- Авдеев Н.А.
- Нижний колонтитул
- ПЦУСБ/Лекция 2
- Дополнительный нижний колонтитул
- Авдеев Н.А., 17:52, 15 сентября 2013
Содержание |
Слайд: Языки HDL (Hardware Description Language)
- Проблемы проектирования СБИС:
- несоответствие формы в которой ставится задача (обычно задается поведение) и схемы проекта (сеть взаимосвязанных компонентов)
- «ручной» перевод описания проекта в набор логических выражений и схематику
- работа со сложными (тысячи и более компонентов) проектами
- Наиболее часто используемые HDL-языки: VHDL, Verilog, Abel
Слайд: Язык VHDL
- VHDL
- Very high speed integration circuits (VHSIC) Hardware Description Language предложен DoD USA в начале 80-х:
- Первые симуляторы появились в начале 90-х
- ПО для ПК – в середине 90-х
- Основное применение сейчас – PLD, FPGA, разработка заказных СБИС
Слайд: Стандарты языка VHDL
Ревизии языка: IEEE Standard VHDL Language Reference Manual
- 1076-1987 Первая версия стандарта
- 1076-1993 (ISBN 1-55937-376-8) Значительные улучшения после нескольких лет использования. Наиболее используемая и поддерживаемая САПР версия.
- ГОСТ Р 50754-95 Язык описания аппаратуры цифровых систем VHDL. Описание языка
- 1076-2000 Небольшие изменения. Предложен защищенный тип (protected).
- 1076-2002 Небольшие изменения
- 1076-2008 Существенные изменения (опубликован 2009-01-26).
Связанные стандарты:
- IEEE 1076.1 VHDL Analog and Mixed-Signal (VHDL-AMS)
- IEEE 1076.1.1 VHDL-AMS Standard Packages (stdpkgs)
- IEEE 1076.2 VHDL Math Package (math)
- IEEE 1076.3 VHDL Synthesis Package (vhdlsynth)
- IEEE 1076.3 VHDL Synthesis Package - Floating Point (fphdl)
- IEEE 1076.4 Timing (VHDL Initiative Towards ASIC Libraries: vital)
- IEEE 1076.6 VHDL Register Transfer Level Synthesis, 1998 – синтезируемое подмножество VHDL
- IEEE 1164 VHDL Multivalue Logic (std_logic_1164) Packages
Слайд: Для чего используется VHDL?
- описание поведения цифровых устройств во времени и при изменении входных воздействий;
- описание структуры цифровых устройств с различной степенью детализации (на системном и блочном уровнях, на уровне регистровых передач, на уровне вентилей);
- моделирование цифровых устройств;
- описание тестовых воздействий при моделировании устройств;
- автоматизации преобразования исходного описания схемы в описание на более низком уровне (вплоть до вентильного).
Слайд: Стили VHDL-моделей :step
Описывать ЦУ можно, используя разные стили:
- поведенческий стиль, при котором для описания проекта используются причинно-следственные связи между событиями на входах устройства и событиями на его выходах (без уточнения структуры);
- структурный стиль, при котором устройство представляется в виде иерархии взаимосвязанных простых устройств (подобно стилю, принятому в схемотехнике);
- потоковый стиль описания устройства, основанный на использовании логических уравнений, каждое из которых преобразует один или несколько входных информационных потоков в выходные потоки.
