Спец курс (Избранные главы VHDL)/Верификация описания — различия между версиями

Версия 14:25, 14 ноября 2012

Slide Show

Заголовок

Верификация описания.

Автор

Зайцев В.С.

Нижний колонтитул

Спец курс (Избранные главы VHDL)/Верификация описания

Дополнительный нижний колонтитул

Зайцев В.С., 13:16, 2 декабря 2013

Слайд:Верификация описания

Слайд:Верификация описания:step

• Среда моделирования
  • Active-HDL™
  • Riviera-PRO™
  • NC-Sim®
  • ModelSim®
  • QuestaSim®
  • VCS-MX®
• Структура проекта
  • Тестовое окружение
  • RTL-модель (Verilog,VHDL)
  • Эталонная модель (SystemC)
  • Assert'ы (psl, OVVM, UVM)
  • Отчеты и базы по результатам моделирования

Слайд:Эталонная модель на языке SystemC

1. Высокий уровень абстракции
2. Скорость моделирования
3. Возможности языка C++
4. Инструменты для автоматизации
5. Совместное моделирование с другими HDL-языками

Слайд:Основы языка SystemC

Слайд:Типы данных

Слайд:События

Слайд:Иерархия и структура проекта

Слайд:Модель параллельной обработки

Слайд:Добавление модулей и способы их соединения между собой

Слайд:Управление процессом и контроль статуса моделирования

Слайд: VHDL и SystemC конструкции

Слайд: Entity

Слайд: Architecture

Слайд: Generic

Слайд: Process без списка чувствительности

Слайд: Process со списком чувствительности

Слайд: Работа с файлами

Слайд: Работа с переменными

Слайд: Работа с сигналами

Слайд: Арифметические, логические, операции присваивания

Слайд: Конструкции С++

Слайд: Создание модуля

Слайд: Коммуникации между модулями

Слайд: Управление процессом моделирования (сообщения, запуск останов моделирования)

Слайд: Компиляция описания

Слайд: Запуск моделирования только SystemC описания

Слайд: Запуск моделирования SystemC описания и VHDL