Спец курс (Избранные главы VHDL)/Вспомним VHDL — различия между версиями
Материал из Wiki
Vidokq (обсуждение | вклад) (→if else; case; with) |
Vidokq (обсуждение | вклад) |
||
| Строка 1: | Строка 1: | ||
| + | <slideshow style="custis" headingmark="Слайд:" incmark=":step" scaled="true"> | ||
| + | ;title: Введение в системы идентификации... | ||
| + | ;author: Зайцев В.С. | ||
| + | </slideshow> | ||
| + | |||
[[Файл:Total_Recall.mm]] | [[Файл:Total_Recall.mm]] | ||
==Языки описания аппаратуры== | ==Языки описания аппаратуры== | ||
==VHDL-основные конструкции== | ==VHDL-основные конструкции== | ||
| − | ===Entity=== | + | ===Слайд: Entity=== |
<source lang="vhdl"> | <source lang="vhdl"> | ||
entity example is | entity example is | ||
| Строка 13: | Строка 18: | ||
</source> | </source> | ||
| − | ===Architecture=== | + | ===Слайд:Architecture=== |
<source lang="vhdl">architecture beh of trig is | <source lang="vhdl">architecture beh of trig is | ||
| Строка 22: | Строка 27: | ||
end beh;</source> | end beh;</source> | ||
| − | ===Process=== | + | ===Слайд:Process=== |
<source lang="vhdl"> trig_process: process (clk, rst) | <source lang="vhdl"> trig_process: process (clk, rst) | ||
begin -- process trig_process | begin -- process trig_process | ||
| Строка 32: | Строка 37: | ||
end process trig_process;</source> | end process trig_process;</source> | ||
| − | ===When Else=== | + | ===Слайд:When Else=== |
<source lang="vhdl">data_out_i <= '0' when rst = '0' else | <source lang="vhdl">data_out_i <= '0' when rst = '0' else | ||
| Строка 39: | Строка 44: | ||
data_out <= data_out_i;</source> | data_out <= data_out_i;</source> | ||
| − | ==Работа с редактором EMACS== | + | ==Слайд:Работа с редактором EMACS== |
=== Первый запуск === | === Первый запуск === | ||
=== Команды === | === Команды === | ||
Версия 23:55, 17 сентября 2012
- Заголовок
- Введение в системы идентификации...
- Автор
- Зайцев В.С.
- Нижний колонтитул
- Спец курс (Избранные главы VHDL)/Вспомним VHDL
- Дополнительный нижний колонтитул
- Зайцев В.С., 00:27, 29 сентября 2015
Содержание |
Языки описания аппаратуры
VHDL-основные конструкции
Слайд: Entity
entity example is generic ( cnt : integer := 10); port ( inp in : std_logic; outp out : std_logic); end entity;
Слайд:Architecture
architecture beh of trig is begin -- beh end beh;
Слайд:Process
trig_process: process (clk, rst) begin -- process trig_process if rst = '0' then -- asynchronous reset (active low) data_out <= '0'; elsif clk'event and clk = '1' then -- rising clock edge data_out <= data_in; end if; end process trig_process;
Слайд:When Else
data_out_i <= '0' when rst = '0' else data_in when clk'event and clk = '1' else data_out_i; data_out <= data_out_i;
