Спец курс (Избранные главы VHDL)/Верификация описания — различия между версиями
Материал из Wiki
Vidokq (обсуждение | вклад) |
Vidokq (обсуждение | вклад) (→Слайд:Основы языка SystemC) |
||
| Строка 29: | Строка 29: | ||
# Совместное моделирование с другими HDL-языками | # Совместное моделирование с другими HDL-языками | ||
| − | == Слайд:Основы языка SystemC== | + | == Слайд:Основы языка SystemC == |
| + | ===Слайд:Типы данных=== | ||
| + | ===Слайд:События=== | ||
| + | ===Слайд:Иерархия и структура проекта=== | ||
| + | ===Слайд:Модель параллельной обработки=== | ||
| + | ===Слайд:Добавление модулей и способы их соединения между собой=== | ||
| + | ===Слайд:Управление процессом и контроль статуса моделирования=== | ||
| + | |||
| + | == Слайд: VHDL и SystemC конструкции == | ||
| + | ===Слайд: Entity === | ||
| + | ===Слайд: Architecture === | ||
| + | ===Слайд: Generic === | ||
| + | ===Слайд: Process без списка чувствительности === | ||
| + | ===Слайд: Process со списком чувствительности === | ||
| + | ===Слайд: Работа с файлами === | ||
| + | ===Слайд: Работа с переменными === | ||
| + | ===Слайд: Работа с сигналами === | ||
| + | ===Слайд: Арифметические, логические, операции присваивания === | ||
| + | ===Слайд: Конструкции С++ === | ||
| + | ===Слайд: Создание модуля === | ||
| + | ===Слайд: Коммуникации между модулями === | ||
| + | ===Слайд: Управление процессом моделирования (сообщения, запуск останов моделирования)=== | ||
| + | == Слайд: Компиляция описания == | ||
| + | == Слайд: Запуск моделирования только SystemC описания == | ||
| + | == Слайд: Запуск моделирования SystemC описания и VHDL == | ||
Версия 18:10, 13 ноября 2012
- Заголовок
- Верификация описания.
- Автор
- Зайцев В.С.
- Нижний колонтитул
- Спец курс (Избранные главы VHDL)/Верификация описания
- Дополнительный нижний колонтитул
- Зайцев В.С., 13:16, 2 декабря 2013
Слайд:Верификация описания:step
- Среда моделирования
- Active-HDL™
- Riviera-PRO™
- NC-Sim®
- ModelSim®
- QuestaSim®
- VCS-MX®
- Структура проекта
- Тестовое окружение
- RTL-модель (Verilog,VHDL)
- Эталонная модель (SystemC)
- Assert'ы (psl, OVVM, UVM)
- Отчеты и базы по результатам моделирования
Слайд:Эталонная модель на языке SystemC
- Высокий уровень абстракции
- Скорость моделирования
- Возможности языка C++
- Инструменты для автоматизации
- Совместное моделирование с другими HDL-языками
