Спец курс (Избранные главы VHDL)/Вспомним VHDL — различия между версиями
Материал из Wiki
Vidokq (обсуждение | вклад) |
Vidokq (обсуждение | вклад) (→Entity) |
||
| Строка 3: | Строка 3: | ||
==VHDL-основные конструкции== | ==VHDL-основные конструкции== | ||
===Entity=== | ===Entity=== | ||
| + | <source lang="vhdl"> | ||
| + | entity example is | ||
| + | generic ( | ||
| + | cnt : integer := 10); | ||
| + | port map ( | ||
| + | inp in : std_logic; | ||
| + | outp out : std_logic); | ||
| + | end entity; | ||
| + | </source> | ||
| + | |||
===Architecture=== | ===Architecture=== | ||
===Process=== | ===Process=== | ||
Версия 22:18, 17 сентября 2012
Содержание |
Языки описания аппаратуры
VHDL-основные конструкции
Entity
entity example is generic ( cnt : integer := 10); port map ( inp in : std_logic; outp out : std_logic); end entity;
