Вариант 3232270495.
Декларация входного сигнала состоит из имени сигнала, типа, направления (out)?
signal ARG: std_logic_vector(5 downto 0) := "101001"; . . . A <= A ??? 2;
Левая граница порядка битов в векторе всегда должна быть меньше его правой границы?
Внутренние сигналы системы определяются в декларации entity?
Одна декларация architecture может соответствовать нескольким декларациям entity?
Какой оператор соответствует логической функции «Исключающее ИЛИ»?
Шина и вектор два обозначения одного и того же понятия (концепции) в VHDL?
Выходные сигналы системы могут определяться в разделе деклараций архитектурного тела?
Прежде чем использовать пакет STANDARD, декларация entity должна быть обязательно предопределена операторами library, use?
