BIT-Cup 2015 — версия для печати
Лист вопросов
Данный тест позволит вам проверить знания в VHDL
Вариант 2521052539.
Вопрос 1
4. Укажите, что представляет собой схема после синтеза описания: ?
entity ea is port ( b : in std_logic; c : in std_logic; y : out std_logic); end entity; architecture beh of ea is signal a : std_logic; signal d : std_logic; begin cc: process (a, b) begin if b = '0' then d <= '0'; elsif a'event and a = '1' then d <= c; end if; end process cc; a <= d xor c; y <= a; end architecture;
- Синтезируемая схема формирования строба по изменению значения входного сигнала;
- Не синтезируемая схема формирования строба по переднему фронту одного из входных сигналов, с асинхронным сбросом;
- Схема предтсавляет собой D-триггер с асинхронным сбросом, на вход данных, которого подается результат операции xor;
- Схема не синтезируемая;
- Схема повторителя входного сигнала
Вопрос 2
3. Какое из устройств будет результатом синтеза, представленной ниже части кода:
... process (C, ALOAD,D) begin if (ALOAD='1') then tmp <= D; elsif rising_edge(C) then tmp <= tmp(6 downto 0) & '0'; SO <= tmp(7); end if; end; end Behavioral; ...
- Последовательно-параллельный регистр;
- Параллельно-последовательный регистр;
- Регистр последовательного приближения;
- Параллельный регистр;
- Делитель частоты с загружаемым коэффициентом деления.
Вопрос 3
2. Укажите, какой результат будет присвоен выходному порту y после выполнения следующего кода: ?
... PORT( ... x : in BIT; y : out BIT; ... ); ARCHITECTURE rtl OF example IS SIGNAL flag: BIT := ‘1’; BEGIN flag <= ‘0’; ... my_process : PROCESS(flag) BEGIN IF NOT flag THEN y <= ‘1’; ELSE y <= ‘0’; END IF; END PROCESS; END ARCHITECTURE rtl;
- Значение y не будет определено, т.к. процесс никогда не выполнится.
- Ошибка в процессе компиляции;
- Ошибка в процессе моделирования;
- Значение y будет равно '1';
- Значение y будет равно ‘0’;
- Значение y будет равно 0;
Вопрос 4
5. Укажите, в каком предложении встречается слово не являющееся ключевым словом языка VHDL: ?
- Attribute is not shared constant
- Selected function is library component
- Use record when guarded signal
- Wait until bus return and to report then
- 3;
- 4;
- 2;
- 1;
Вопрос 5
1. Какой будет результат после выполнения следующего кода, при a = 5, b = 4 (a, b – входные порты типа integer соответственно):
go : PROCESS (a, b) SIGNAL y: bit; BEGIN IF (a /= b) THEN y <= a; ELSE y <= b; END IF; END PROCESS;
- Компилятор, синтезатор выдаст ошибку компиляции.
- y будет присвоено значение 5;
- y будет присвоено значение 4;
- Система моделирования выдаст ошибку моделирования;
- y будет присвоено значение a;
Форма для тестирования
Данный тест позволит вам проверить знания в VHDL
Вариант 2521052539.
№ | Ответ | Примечание |
---|---|---|
1 | ||
2 | ||
3 | ||
4 | ||
5 |