«…Труд избавляет человека от трех великих зол: скуки, порока, нужды…»

Вопросы с олимпиады по микроэлектронике — вопросы

Перейти к: навигация, поиск
12345678910
11121314151617181920
Данный тест позволит вам проверить знания в различных областях микроэлектроники

Вариант 3203529066.

Ваше имя: 

Вопрос 1

14. Базовым для типа данных NATURAL является тип данных POSITIVE: ?!

  1.  Да, но только в стандарте VHDL`1989.
  2.  Да;
  3.  Нет;

Вопрос 2

39. Укажите, какой из представленных ниже операторов проверки условия (на равенство некоторому константному значению) допустим в теле процесса isEqual: 
signal Sig : bit_vector(7 downto 0);
...
isEqual: process (Sig) is
... -– оператор проверки условия
end process isEqual;
  1.  if Sig /= not (others => '0')then …;
  2.  if Sig = (others => '0') then …;
  3.  if Sig = "00000000" then …;
  4.  if Sig = (Sig'range => '0') then …;

Вопрос 3

16. Символ & определяет логическую операцию И?

  1.  Да, только для переменных и сигналов типа BIT;
  2.  Нет;
  3.  Да, только для переменных и сигналов типа BOOLEAN;
  4.  Да;

Вопрос 4

29. Оператор EXIT в теле цикла:

  1.  Прерывает выполнение работы цикла;
  2.  Не может быть указан;
  3.  Прерывает выполнение текущей итерации цикла;
  4.  Такого оператора не существует.

Вопрос 5

19. Атрибут RANGE относится к объектам типа:

  1.  Сигнал (SIGNAL)
  2.  Любой скалярный тип
  3.  Константа (CONSTANT)
  4.  Массив

Вопрос 6

3. Порты в секции ENTITY могут иметь только направление IN и OUT.

  1.  Да, но только в стандарте VHDL 2008.
  2.  Да;
  3.  Нет;

Вопрос 7

28. Параллельный оператор присваивания значению сигналу имеет следующий вид:

  1.  В предложенном списке отсутствует.
  2.   :=
  3.  =
  4.  <=
  5.  ==

Вопрос 8

33. Последовательностные операторы могут использоваться:

  1.  В функциях и операторах PROCESS
  2.  В архитектурном теле (ARCHITECTURE);
  3.  В теле оператора условной генерации компонентов (IF … GENERATE);
  4.  В теле оператора PROCESS.
  5.  В функциях;

Вопрос 9

32. Оператор процесса (PROCESS) должен всегда содержать список чувствительности:

  1.  Нет, не всегда, он может отсутствовать, если в теле процесса присутствует оператор WAIT;
  2.  Нет, не всегда, он может отсутствовать, если в теле процесса присутствует оператор STOP;
  3.  Да, если в теле оператора процесса присутствует оператор WAIT.
  4.  Да;

Вопрос 10

18. Может ли сигнал типа STRING быть выходным портом?

  1.  Да.
  2.  Да, но только если в процессе синтеза используется специальная директива компилятору “ -compile_string ”.
  3.  Нет.

Вопрос 11

9. Укажите тип данных, который не является «синтезируемым» в VHDL:

  1.  (A) BOOLEAN;
  2.  Ответы А, С, В
  3.  (C) FLOAT;
  4.  Ответы C, D
  5.  (E) INTEGER;
  6.  (D) REAL;
  7.  (B) BIT;

Вопрос 12

10. Укажите синтаксическую конструкцию (вместо троеточия), где необходимо указать ключевое слово WHEN:

  1.  comp <= ‘1’ ... a = b ELSE ‘0’;
  2.  word := (... => '0');
  3.  FOR i in array’range ... a = b.
  4.  STD_LOGIC_... (31 DOWNTO 0);

Вопрос 13

30. Какой тип (модель) задержки (delay model) представляет задержку распространения сигнала по цепям связи в проекте на VHDL:

  1.  Временная;
  2.  Инерционная и транспортная.
  3.  Сигнальная;
  4.  Инерционная;
  5.  Транспортная;

Вопрос 14

40. Какое из устройств будет результатом синтеза, представленной ниже части кода: 
...
process (C, ALOAD,D)
begin
if (ALOAD='1') then
tmp <= D;
elsif rising_edge(C) then
tmp <= tmp(6 downto 0) & '0';
SO <= tmp(7);
end if;
end;
end Behavioral;
...
  1.  Регистр последовательного приближения;
  2.  Параллельно-последовательный регистр;
  3.  Последовательно-параллельный регистр;
  4.  Параллельный регистр;
  5.  Делитель частоты с загружаемым коэффициентом деления.

Вопрос 15

26. Функция разрешения:

  1.  Используется для определения значения сигнала, имеющего несколько источников (драйверов);
  2.  Используется при работе с процедурой расчета времени моделирования.
  3.  Определяет состояние системы, когда происходит блокировка выполнения процессов;
  4.  Разрешает выполнение функции при заданном условии.

Вопрос 16

2. В VHDL при объявлении (задании) структуры данных типа массив его размер должен обязательно быть заранее определен.

  1.  Да;
  2.  Да, если объявление осуществляется в пакете;
  3.  Да, если объявлен в декларативной части процесса.
  4.  Нет;

Вопрос 17

11. Какой будет результат после выполнения следующего кода, при a = 5, b = 4 (a, b – входные порты типа INTEGER соответственно): 
go : PROCESS (a, b)
SIGNAL y: BIT;
BEGIN
  IF (a /= b) THEN
    y <= a;
  ELSE
    y <= b;
  END IF;
END PROCESS;
  1.  Система моделирования выдаст ошибку моделирования;
  2.  y будет присвоено значение 5;
  3.  y будет присвоено значение 4;
  4.  Компилятор/синтезатор выдаст ошибку компиляции.

Вопрос 18

38. Укажите, какие из представленных ниже стилей описания проектов существуют в языке VHDL:

  1.  Графовый;
  2.  Поведенческий;
  3.  Потоковый;
  4.  Сигнальный.
  5.  Объектно-ориентированный;

Вопрос 19

1. Укажите необходимую конструкцию (вместо троеточия) STD_LOGIC_VECTOR (7 … 0):

  1.  TO;
  2.  TIME;
  3.  PACKAGE.
  4.  WHEN;
  5.  DOWNTO;

Вопрос 20

7. Может вернуть различное значение при каждом новом обращении: (!?)

  1.  Функция типа IMPURE;
  2.  Функция типа PURE.
  3.  Оператор WAIT;
  4.  Функция типа PURE, (IMPURE один раз точно возвращает значение)
  5.  Алиас (ALIAS);
Источник — «http://www.simhard.com/wiki/index.php/Служебная:MediawikiQuizzer»