«…лишь недалекие люди боятся конкуренции, а люди подлинного творчества ценят общение с каждым талантом…» А. Бек, Талант.

Вопросы с олимпиады по микроэлектронике — вопросы

Перейти к: навигация, поиск
12345678910
11121314151617181920
Данный тест позволит вам проверить знания в различных областях микроэлектроники

Вариант 1557133470.

Ваше имя: 

Вопрос 1

2. В VHDL при объявлении (задании) структуры данных типа массив его размер должен обязательно быть заранее определен.

  1.  Да, если объявление осуществляется в пакете;
  2.  Да, если объявлен в декларативной части процесса.
  3.  Да;
  4.  Нет;

Вопрос 2

16. Символ & определяет логическую операцию И?

  1.  Да, только для переменных и сигналов типа BIT;
  2.  Да, только для переменных и сигналов типа BOOLEAN;
  3.  Да;
  4.  Нет;

Вопрос 3

35. Какие из перечисленных ниже операторов относятся к классу параллельных (CONCURRENT)?

  1.  Оператор присвоения значения переменной.
  2.  Оператор PROCESS;
  3.  Условный оператор IF … THEN … ELSE;
  4.  Оператор селективного присваивания значения сигналу (SELECT);
  5.  Оператор PROCESS и BLOCK и SELECT;
  6.  Оператор BLOCK;

Вопрос 4

13. Оператор присваивания значения переменной относится к классу последовательностных операторов:

  1.  Да;
  2.  Данный тип операторов в VHDL отсутствует.
  3.  Все зависит от контекста;
  4.  Нет;

Вопрос 5

8. Указательные типы данных: (!?)

  1.  Позволяют указать время моделирования системы.
  2.  Используются при создании набора данных, размер которых заранее неизвестен;
  3.  Указывают на длину времени моделирования;
  4.  Используются для указания пользовательского типа данных;

Вопрос 6

29. Оператор EXIT в теле цикла:

  1.  Прерывает выполнение текущей итерации цикла;
  2.  Прерывает выполнение работы цикла;
  3.  Не может быть указан;
  4.  Такого оператора не существует.

Вопрос 7

19. Атрибут RANGE относится к объектам типа:

  1.  Константа (CONSTANT)
  2.  Массив
  3.  Сигнал (SIGNAL)
  4.  Любой скалярный тип

Вопрос 8

22. Ключевое слово OPEN при связывании портов (PORT MAP): ?!

  1.  Определяет какое количество входных портов соответствующих компонентов оставить неподключенным;
  2.  Определяет «сквозное» соединение портов, находящихся на различных уровнях иерархии компонентов;
  3.  Позволяет определить компоненты, которые должны использовать именованное связывание;
  4.  Позволяет не производить связывание портов компонентов, находящихся на разных уровнях иерархии;

Вопрос 9

40. Какое из устройств будет результатом синтеза, представленной ниже части кода: 
...
process (C, ALOAD,D)
begin
if (ALOAD='1') then
tmp <= D;
elsif rising_edge(C) then
tmp <= tmp(6 downto 0) & '0';
SO <= tmp(7);
end if;
end;
end Behavioral;
...
  1.  Параллельно-последовательный регистр;
  2.  Параллельный регистр;
  3.  Последовательно-параллельный регистр;
  4.  Регистр последовательного приближения;
  5.  Делитель частоты с загружаемым коэффициентом деления.

Вопрос 10

9. Укажите тип данных, который не является «синтезируемым» в VHDL:

  1.  (E) INTEGER;
  2.  (D) REAL;
  3.  Ответы А, С, В
  4.  (C) FLOAT;
  5.  (B) BIT;
  6.  Ответы C, D
  7.  (A) BOOLEAN;

Вопрос 11

26. Функция разрешения:

  1.  Определяет состояние системы, когда происходит блокировка выполнения процессов;
  2.  Используется для определения значения сигнала, имеющего несколько источников (драйверов);
  3.  Используется при работе с процедурой расчета времени моделирования.
  4.  Разрешает выполнение функции при заданном условии.

Вопрос 12

4. Сигналы (SIGNAL) могут быть объявлены:

  1.  (A) В декларативной части процесса (PROCESS);
  2.  (B) В декларативной части архитектурного тела (ARCHITECTURE);
  3.  (D) В пакетах (PACKAGE);
  4.  (C) В декларативной части файла-проекта на VHDL (секция ENTITY):
  5.  В вариантах B, E
  6.  (E) В подпрограммах.
  7.  В вариантах A, B, D, E

Вопрос 13

24. Укажите вариант, в котором перечислены все режимы открытия файлов в VHDL: ?!

  1.  write_mode, read_mode, append_mode;
  2.  write_mode, read_mode;
  3.  append_mode, read_write_mode.
  4.  packet_write_mode, packet_read_mode, packet_append_mode;

Вопрос 14

5. Оператор NEXT:

  1.  Определяет выполнение следующего по коду оператора;
  2.  Относится к классу параллельных операторов;
  3.  Используется для прерывания текущей итерации в теле операторов цикла;
  4.  Прерывает текущую итерацию выполнения процесса.

Вопрос 15

32. Оператор процесса (PROCESS) должен всегда содержать список чувствительности:

  1.  Нет, не всегда, он может отсутствовать, если в теле процесса присутствует оператор WAIT;
  2.  Да;
  3.  Нет, не всегда, он может отсутствовать, если в теле процесса присутствует оператор STOP;
  4.  Да, если в теле оператора процесса присутствует оператор WAIT.

Вопрос 16

18. Может ли сигнал типа STRING быть выходным портом?

  1.  Нет.
  2.  Да.
  3.  Да, но только если в процессе синтеза используется специальная директива компилятору “ -compile_string ”.

Вопрос 17

11. Какой будет результат после выполнения следующего кода, при a = 5, b = 4 (a, b – входные порты типа INTEGER соответственно): 
go : PROCESS (a, b)
SIGNAL y: BIT;
BEGIN
  IF (a /= b) THEN
    y <= a;
  ELSE
    y <= b;
  END IF;
END PROCESS;
  1.  Компилятор/синтезатор выдаст ошибку компиляции.
  2.  y будет присвоено значение 4;
  3.  Система моделирования выдаст ошибку моделирования;
  4.  y будет присвоено значение 5;

Вопрос 18

1. Укажите необходимую конструкцию (вместо троеточия) STD_LOGIC_VECTOR (7 … 0):

  1.  PACKAGE.
  2.  TIME;
  3.  WHEN;
  4.  DOWNTO;
  5.  TO;

Вопрос 19

28. Параллельный оператор присваивания значению сигналу имеет следующий вид:

  1.  =
  2.   :=
  3.  ==
  4.  <=
  5.  В предложенном списке отсутствует.

Вопрос 20

10. Укажите синтаксическую конструкцию (вместо троеточия), где необходимо указать ключевое слово WHEN:

  1.  STD_LOGIC_... (31 DOWNTO 0);
  2.  comp <= ‘1’ ... a = b ELSE ‘0’;
  3.  FOR i in array’range ... a = b.
  4.  word := (... => '0');
Источник — «http://www.simhard.com/wiki/index.php/Служебная:MediawikiQuizzer»