«Случай — это псевдоним Бога, когда Он не хочет подписываться своим собственным именем.» А. Франс

Вопросы с олимпиады по микроэлектронике — вопросы

Перейти к: навигация, поиск
12345678910
11121314151617181920
Данный тест позволит вам проверить знания в различных областях микроэлектроники

Вариант 4234711925.

Ваше имя: 

Вопрос 1

9. Укажите тип данных, который не является «синтезируемым» в VHDL:

  1.  (B) BIT;
  2.  (C) FLOAT;
  3.  (A) BOOLEAN;
  4.  Ответы А, С, В
  5.  (D) REAL;
  6.  (E) INTEGER;
  7.  Ответы C, D

Вопрос 2

28. Параллельный оператор присваивания значению сигналу имеет следующий вид:

  1.   :=
  2.  <=
  3.  =
  4.  В предложенном списке отсутствует.
  5.  ==

Вопрос 3

24. Укажите вариант, в котором перечислены все режимы открытия файлов в VHDL: ?!

  1.  append_mode, read_write_mode.
  2.  packet_write_mode, packet_read_mode, packet_append_mode;
  3.  write_mode, read_mode, append_mode;
  4.  write_mode, read_mode;

Вопрос 4

26. Функция разрешения:

  1.  Используется для определения значения сигнала, имеющего несколько источников (драйверов);
  2.  Разрешает выполнение функции при заданном условии.
  3.  Определяет состояние системы, когда происходит блокировка выполнения процессов;
  4.  Используется при работе с процедурой расчета времени моделирования.

Вопрос 5

39. Укажите, какой из представленных ниже операторов проверки условия (на равенство некоторому константному значению) допустим в теле процесса isEqual: 
signal Sig : bit_vector(7 downto 0);
...
isEqual: process (Sig) is
... -– оператор проверки условия
end process isEqual;
  1.  if Sig /= not (others => '0')then …;
  2.  if Sig = "00000000" then …;
  3.  if Sig = (others => '0') then …;
  4.  if Sig = (Sig'range => '0') then …;

Вопрос 6

31. Компоненты (COMPONENT) могут быть объявлены:

  1.  В подпрограмме;
  2.  В декларативной части процесса (PROCESS);
  3.  Только в процедуре (PROCEDURE).
  4.  В декларативной части архитектурного тела (ARCHITECTURE);
  5.  В пакете (PACKAGE);

Вопрос 7

2. В VHDL при объявлении (задании) структуры данных типа массив его размер должен обязательно быть заранее определен.

  1.  Нет;
  2.  Да;
  3.  Да, если объявлен в декларативной части процесса.
  4.  Да, если объявление осуществляется в пакете;

Вопрос 8

20. Укажите, какой результат будет присвоен выходному порту y после выполнения следующего кода: !? 

...
PORT(
 ...
  x : in BIT;
  y : out BIT;
 ...
);
ARCHITECTURE rtl OF example IS
  SIGNAL flag: BIT := ‘1’;
BEGIN
  flag <= ‘0’;
   ...
  my_process : PROCESS(flag)
  BEGIN
    IF NOT flag THEN
      y <= ‘1’;
    ELSE
      y <= ‘0’;
    END IF;
  END PROCESS;
END ARCHITECTURE rtl;
  1.  Значение y будет равно 0;
  2.  Значение y будет равно ‘0’;
  3.  Значение y будет равно '1';
  4.  Ошибка в процессе моделирования;
  5.  Ошибка в процессе компиляции;
  6.  Значение y не будет определено, т.к. процесс никогда не выполнится.

Вопрос 9

16. Символ & определяет логическую операцию И?

  1.  Нет;
  2.  Да, только для переменных и сигналов типа BOOLEAN;
  3.  Да;
  4.  Да, только для переменных и сигналов типа BIT;

Вопрос 10

3. Порты в секции ENTITY могут иметь только направление IN и OUT.

  1.  Да;
  2.  Да, но только в стандарте VHDL 2008.
  3.  Нет;

Вопрос 11

15. Укажите, какой из типов данных относится к физическому типу:

  1.  TIME
  2.  PHYSICAL
  3.  BIT
  4.  INTEGER
  5.  TIME, PHYSICAL

Вопрос 12

38. Укажите, какие из представленных ниже стилей описания проектов существуют в языке VHDL:

  1.  Объектно-ориентированный;
  2.  Графовый;
  3.  Поведенческий;
  4.  Потоковый;
  5.  Сигнальный.

Вопрос 13

8. Указательные типы данных: (!?)

  1.  Указывают на длину времени моделирования;
  2.  Используются для указания пользовательского типа данных;
  3.  Позволяют указать время моделирования системы.
  4.  Используются при создании набора данных, размер которых заранее неизвестен;

Вопрос 14

10. Укажите синтаксическую конструкцию (вместо троеточия), где необходимо указать ключевое слово WHEN:

  1.  word := (... => '0');
  2.  FOR i in array’range ... a = b.
  3.  STD_LOGIC_... (31 DOWNTO 0);
  4.  comp <= ‘1’ ... a = b ELSE ‘0’;

Вопрос 15

23. Какие стили описания имеют место быть в VHDL?

  1.  Структурный.
  2.  Циклический;
  3.  Поведенческий;
  4.  Конструкторский;
  5.  Поведенческий и структурный;

Вопрос 16

32. Оператор процесса (PROCESS) должен всегда содержать список чувствительности:

  1.  Да;
  2.  Нет, не всегда, он может отсутствовать, если в теле процесса присутствует оператор WAIT;
  3.  Да, если в теле оператора процесса присутствует оператор WAIT.
  4.  Нет, не всегда, он может отсутствовать, если в теле процесса присутствует оператор STOP;

Вопрос 17

7. Может вернуть различное значение при каждом новом обращении: (!?)

  1.  Алиас (ALIAS);
  2.  Функция типа PURE, (IMPURE один раз точно возвращает значение)
  3.  Функция типа PURE.
  4.  Функция типа IMPURE;
  5.  Оператор WAIT;

Вопрос 18

40. Какое из устройств будет результатом синтеза, представленной ниже части кода: 
...
process (C, ALOAD,D)
begin
if (ALOAD='1') then
tmp <= D;
elsif rising_edge(C) then
tmp <= tmp(6 downto 0) & '0';
SO <= tmp(7);
end if;
end;
end Behavioral;
...
  1.  Регистр последовательного приближения;
  2.  Делитель частоты с загружаемым коэффициентом деления.
  3.  Параллельно-последовательный регистр;
  4.  Последовательно-параллельный регистр;
  5.  Параллельный регистр;

Вопрос 19

30. Какой тип (модель) задержки (delay model) представляет задержку распространения сигнала по цепям связи в проекте на VHDL:

  1.  Инерционная и транспортная.
  2.  Инерционная;
  3.  Временная;
  4.  Сигнальная;
  5.  Транспортная;

Вопрос 20

12. Оператор GENERATE относится к классу последовательностных операторов:

  1.  Да, только в стандарте VHDL'1993.
  2.  Нет;
  3.  Да;
  4.  Да, только если он объявлен в пакете (PACKAGE);
Источник — «http://www.simhard.com/wiki/index.php/Служебная:MediawikiQuizzer»