Вопросы по VHDL (простой уровень) — вопросы

37. Все сигналы системы описываются в ее декларации entity?

103. Модельное время в VHDL описывается типом real?

42. Имеется ли пакете STANDARD декларация типа byte?

159. Всегда ли все компоненты иерархического описания должны быть специфицированы, употребляя только поведенческое описание?

145. Оператор case может употребляться внутри процедуры?

118. Переменные могут употребляться для хранения промежуточных данных внутри процессов?

5. Одна декларация entity может соответствовать нескольким архитектурным (architecture) описаниям?

75. Сигналы имеют атрибуты?

181. В тестирующей (головной VHDL-программе) есть описания входных и выходных портов?

15.Сигнал является объектом языка VHDL?