Вопросы по VHDL (простой уровень) — вопросы

153. Оператор or может выполняться над операндами типа std_logic_vector?

109. Сигналам назначаются значения тогда, когда все процессы в данном такте моделирования выполнены?

176. При вызове процедуры в архитектурном теле метка обязательна?

40. Значение настраиваемого параметра (generic) может динамически меняться в процессе моделирования?

168. В разделе деклараций архитектурного тела должна находиться только одна функция?

161. Тип bit является перечислимым типом?

102. Модельное время в VHDL описывается типом integer?

46. Имея в виду физическое время, можно ли сказать, что система моделирования (компьютерная программа) выполняет оператор a<=b; мгновенно?

185. Выражение (clk'event and clk='1') соответствует заднему фронту сигнала clk?

108. Счетчик в цикле типа for есть переменная, которую нужно декларировать в начале процесса, в котором цикл употребляется?