ПЦУСБ/Практическая работа 4

Ссылки сюда (27) →

Лекции ПЦУСБ

• Чеклист

---

Лекции

Лекция 1 Лекция 2 Лекция 3 Лекция 4

Лекция 5 Лекция 6 Лекция 7 Лекция 8

---

Практические

• Практическая работа 1
• Практическая работа 2
• Практическая работа 3
• Практическая работа 4

Тесты

• Тест 1 - Основы VHDL
• Тест 2 - Вопросы по VHDL (простой уровень)

---

Лабораторные

• Лабораторная работа 1
• Лабораторная работа 2
• Лабораторная работа 3
• Лабораторная работа 4

---

Доп. материалы

• Ссылки
• Книги
• Софт
  • Редактор Emacs
  • ModelSim
  • ISE
  • LeonardoSpectrum

---

• Форум
• Журнал
• План сдачи заданий
• Экзамен

Группа заданий А (маршрут ASIC)

Варианты заданий приведены на данной странице.

Выбрать один из вариантов заданий (сообщить номер задания преподавателю лично или по эл. почте). Задания предполагают работу в паре, где один разрабатывает кодер, другой декодер для одного типа кодировки. Поэтому желательно выполнять задания в паре.

При выполнении заданий следует учитывать следующие общие требования:

1. Разработать синтезируемое VHDL-описание блока.
   • Название entity - coder, decoder.
   • Название architecture - beh.
   • Название портов in - D_I, clk, rst.
   • Название портов out - D_O.
   • Типы портов - std_logic[_vector].
   • Внутренние сигналы называть так, чтобы было интуитивно понятно его название.
   • Должна быть обеспечена возможность стыковки блоков кодирования и декодирования (по выводам) для совместной верификации (при выполнении работы в паре).
2. Разработать тестовое окружение для запуска моделирования на языке VHDL.
   • Использовать структуру тестбенча (ТБ), описанную в [ПЦУСБ/Лекция_6|лекции 6]. ТБ включает блок кодирования, блок декодирования (при работе в паре), блок model, блок TestCtrl.
   • Название entity - tb.
   • Название architecture - beh.
   • Входные тесты (входные данные) должны читаться из файла, а выходные данные должны записываться в файл.
     • Функции чтения/записи из файла могут быть описаны по примеру из книги Бибило П.Н. VHDL. Эффективное использование при проектировании цифровых систем — М.: СОЛОН-ПРЕСС, 2006. — 344 p. — ISBN 5-98003-293-2..
3. Синтезировать полученную схему в LeonardoSpectrum.
   • для синтеза использовать:
     • библиотеку alib.syn логических элементов
     • скрипт для проведения синтеза syn.tcl
   • Подготовить лог синтеза, в котором отображаются число элементов или площадь, и максимальное быстродействие схемы.
4. Провести моделирование синтезированной схемы.
   • Модифицировать ТБ так, чтобы провести моделирование блоков кодирования/декодирования по исходным и синтезированным моделям одновременно. Сравнить эквивалентность функционирования двух VHDL-описаний блоков.
   • для моделирования синтезированной схемы использовать VHDL-описание библиотеки логических элементов alib.vhd

Группа заданий Б (маршрут FPGA)

Spartan-3 Starter Kit

Spartan-3 Starter Kit