Спец курс (Избранные главы VHDL)/Вспомним VHDL

Ссылки сюда (15) →

[на всё окно][свернуть]

VHDL-основные конструкции

Entity

entity example is
generic (
 cnt : integer := 10);
port map ( 
inp   in  : std_logic;
outp  out : std_logic);
end entity;