«Случай — это псевдоним Бога, когда Он не хочет подписываться своим собственным именем.» А. Франс

OS-VVM (Диплом)/Описание тестовой программы

Материал из Wiki
< OS-VVM (Диплом)
Версия от 17:37, 4 марта 2013; ANA (обсуждение | вклад)

Это снимок страницы. Он включает старые, но не удалённые версии шаблонов и изображений.
Перейти к: навигация, поиск
Проект Диплом

Литература

Coverage Cookbook (en)

OVM методология

* OS-VVM *

Содержание

Архитектура тестбенча

Рисунок — Архитектура тестбенча (edit)


Описание процедур/функций

Driver

Драйвер преобразует последовательность бит, передаваемых ему командой в огибающую.
Интерфейс:

  • data_size  : in natural - размер передаваемых данных;
  • data  : in bit_vector - входной сигнал;
  • signal output  : out std_logic - выходной сигнал (огибающая);

Responder

Респондер преобразует выходной сигнал DUT в последовательность бит. Запускается при получении стартового бита ответа.
Интерфейс:

  • signal tdata_mod : in std_logic - сигнал из DUT;
  • signal out_data  : out std_logic_vector(1 to 164) - выходной сигнал респондера;
  • signal bit_num  : out integer - количество бит, полученных респондером;

Pause

Pause ждет ответ DUT и считает периоды.
Интерфейс:

  • signal tdata_mod : in std_logic - сигнал из DUT;
  • signal clk_num : out integer - количество периодов;

Reset

Reset останавливает clock генератор на указанное время.
Интерфейс:

  • wait_time : in time - время сброса(при 0 - бесконечно);
  • signal stop : out bit - сигнал остановки clock генератора;

WUPA

WUPA - запрос всех карт;
Интерфейс:

  • signal out_data  : inout std_logic_vector(1 to 164) - данные полученные от респондера;
  • signal tdata_mod : in std_logic - сигнал, идущий с выхода DUT;
  • signal clk_num  : inout integer - количество периодов;
  • signal og  : out std_logic - огибающая;
  • signal bit_num  : out integer - количество бит;

REQA

REQA - запрос карты;
Интерфейс:

  • signal out_data  : inout std_logic_vector(1 to 164) - данные полученные от респондера;
  • signal tdata_mod : in std_logic - сигнал, идущий с выхода DUT;
  • signal clk_num  : inout integer - количество периодов;
  • signal og  : out std_logic - огибающая;
  • signal bit_num  : out integer - количество бит;

Ant1

Ant1 - Антиколлизия каскадного уровня 1
Интерфейс:

  • signal out_data  : inout std_logic_vector(1 to 164) - данные полученные от респондера;
  • signal tdata_mod : in std_logic - сигнал, идущий с выхода DUT;
  • signal clk_num  : inout integer - количество периодов;
  • signal og  : out std_logic - огибающая;
  • signal bit_num  : out integer - количество бит;
  • signal arg  : inout std_logic_vector(1 to 8) - аргумент;