«Работать добросовестно — значит: работать, повышая свою квалификацию, проявляя инициативу в совершенствовании продукции, технологий, организации работ, оказывая не предусмотренную должностными инструкциями помощь другим сотрудникам (включая и руководителей) в общей им всем работе.

BELT

Материал из Wiki
Версия от 15:59, 20 января 2014; Yura (обсуждение | вклад)

(разн.) ← Предыдущая | Текущая версия (разн.) | Следующая → (разн.)
Это снимок страницы. Он включает старые, но не удалённые версии шаблонов и изображений.
Перейти к: навигация, поиск

Содержание

Структура папок проекта

Переменная среды $BELT указывает на размещение проекта на диске

Структура папок

$BELT/
  /testplan  --тестовый план
  /tmp       --временные файлы в том числе HTML-отчёт
  /tst       --объединённый отчёт и тестовый план
  /work     
  /c         --модель на языке C
  /sv        --тестовое окружение на SystrmVerilog
  /vhd       --Vhdl-описание процессора Belt
  /vsim      --скрипты для запуска тестов

Запуск моделирования

  • Запуск моделирования в Linux (x86-64) из папки $BELT
vsim -64 -do vsim/do_lin.tcl
  • Запуск моделирования в Windows из папки $BELT
vsim -do vsim/do.tcl

Описание

Тестовый план (Edit)

TestPlan

Table 2-7. Recognized (Linkable) Coverage Design Constructs


Table 2-7. Recognized (Linkable) Coverage Design Constructs

Coverage Construct — in “Type” field
(case insensitive)
Description Syntax
(follow the links)
Assertion Assertion statement Assertions, Directives, and Generic Coverage Items
Bin Coverage item bin Bin Links
Branch Branch coverage scope Code Coverage Links
Condition Condition coverage scope Code Coverage Links
CoverGroup SystemVerilog covergroup statement Covergroups, Coverpoint and Crosses
CoverPoint SystemVerilog coverpoint statement Covergroups, Coverpoint and Crosses
CoverItem Generic name for any coverage or design object in a UCDB. This can be used to specify any objects not fitting into another category of construct. Assertions, Directives, and Generic Coverage Items
Cross SystemVerilog cross-coverage statement Covergroups, Coverpoint and Crosses
Directive PSL cover directives and SystemVerilog "cover" statements/properties Assertions, Directives, and Generic Coverage Items
DU All coverage on a given design unit Instances and Design Units Links
Expression Expression coverage scope Code Coverage Links
FSM State Machine coverage scope Code Coverage Links
Instance All coverage on a given instance Instances and Design Units Links
Rule Forms a link using an automatically created virtual covergroup “UserRules” — either from a set of pre-defined Rules, or one you create. see “” and “”
Tag Forms a link using any coverage tag command arguments which are specified in the Link column. _top"” command for syntax
Test Link to test attribute record. This is the test name.
Toggle Toggle coverage scope
XML Triggers hierarchical (nested) testplan import. See “”

NEW