Проектирование цифровых систем на языках описания аппаратуры/Лекция 8

Ссылки сюда (18) →

Лекции ПЦСЯОА

• Чеклист

---

Лекции

Лекция 1 Лекция 2 Лекция 3 Лекция 4 Лекция 5 Лекция 6 Лекция 7 Лекция 8 Лекция 9 Лекция 10 Лекция 11 Лекция 12

Лекция 13 Лекция 14 Лекция 15 Лекция 16 Лекция 17 Лекция 18 Лекция 19 Лекция 20 Лекция 21 Лекция 22 Лекция 23 Лекция 24

---

Практические

• Тест 1 - Основы VHDL
• Тест 2 - Вопросы по VHDL (простой уровень)

---

Доп. материалы

• Ссылки
• Книги
• Софт
  • Редактор Emacs
  • ModelSim
  • ISE
  • LeonardoSpectrum

---

• Форум
• Журнал
• План сдачи заданий
• Экзамен

Slide Show

Заголовок

Описание логических элементов, нерегулярных и регулярных логических схем

Автор

Ланкевич Ю.Ю.

Нижний колонтитул

Проектирование цифровых систем на языках описания аппаратуры/Лекция 8

Дополнительный нижний колонтитул

Ланкевич Ю.Ю., 15:49, 6 октября 2020

Слайд:Описание логических элементов, нерегулярных и регулярных логических схем

• Описание систем ДНФ
• Описание программируемой логической матрицы (ПЛМ)
• Многоуровневые и полиномиальные представления
• Описание нерегулярных логических схем
• Описание регулярных схем
  • Оператора generate
  • Сдвиговый регистр
  • Многоразрядный сумматор

Слайд:Описание систем ДНФ

Поведение комбинационных логических элементов описывается булевыми функциями, которые чаще всего представляются в виде таблиц истинности либо ДНФ. Многовыходные логические элементы описываются в виде систем ДНФ. Система ДНФ булевых функций может быть совместно минимизирована в классе ДНФ и логические выражения могут быть упрощены. Минимизированная система ДНФ в матричной форме представлена в таблице. От данной таблицы легко перейти к выражениям на языке VHDL, используя только логические операторы и операторы назначения сигналов.

Tx				Bf
b1	b2	a1	a2	c2	s2	s1
-	-	1	1	1	0	0
1	1	-	1	1	0	0
1	1	1	-	1	0	0
1	1	0	0	0	1	0
1	1	1	1	0	1	0
0	-	1	0	0	1	0
0	-	0	1	0	1	0
-	0	1	0	0	1	0
-	0	0	1	0	1	0
1	0	-	-	0	0	1
1	0	-	-	0	1	0

entity adder_2 is
    port ( a1, b1, a2, b2 : in BIT;
           c2, s2, s1     : out BIT);
end adder_2;
architecture functional_dnf of adder_2 is
begin
    c2 <= (a1 and a2) or
          (b1 and b2 and a1) or
          (b1 and b2 and a2);
    s2 <= (b1 and b2 and not a1 and not a2) or
          (b1 and b2 and a1 and a2) or
          (not b1 and a1 and not a2) or
          (not b1 and not a1 and a2) or
          (not b2 and a1 and not a2) or
          (not b2 and not a1 and a2);
    s1 <= (b1 and not b2) or
          (not b1 and b2);
end functional_dnf;

Слайд:Описание программируемой логической матрицы

В общем случае ПЛМ предназначена для реализации системы ДНФ булевых функций f(x) = ( f¹(x), …, f^m(x)), x = (x₁, …, x_n), заданных на k общих элементарных конъюнкциях, и состоит из двух последовательно соединенных подсхем. На входные шины ПЛМ подаются сигналы, соответствующие литералам входных переменных x_i , i = 1, ..., n. На матричной подсхеме первого уровня (матрице И) реализуется k элементарных конъюнкций системы ДНФ, матричная подсхема второго уровня (матрица ИЛИ) служит для реализации дизъюнкций элементарных конъюнкций. ПЛМ, изображенная ниже, реализует следующую систему ДНФ булевых функций:
f¹ = x̅₁x̅₃ ∨ x₁x₃ = k₁∨k₃;
f² = x̅₁x̅₂x₃ = k₂;
f³ = x̅₁x̅₂x₃ ∨ x₁x₃ = k₂ ∨ k₃.

Слайд:Многоуровневые и полиномиальные представления

Многоуровневые (алгебраические скобочные выражения в базисе операторов И, ИЛИ, НЕ) представления булевых функций однозначно переписываются в виде выражений языка VHDL с использованием операторов AND, OR, NOT и скобок. Например, булева функция
f = x̅₁x₂x₃ ∨ x₂x₃x₄ ∨ x₁x̅₂x̅₄∨ x₁x̅₃x̅₄
может быть записана в виде полинома Жегалкина
f = x₁⊕x₂x₃⊕x₁x₄,
которому соответствует следующее выражение языка VHDL

f <= x1 xor (x2 and x3) xor (x1 and x4);

В полином Жегалкина входят только положительные литералы (литералы без знака инверсии).